导图社区 DSP应用技术的中主要模块的总结
本复习提纲适用于南京理工大学李老师的课程,为第二章内容的总结。20世纪60年代以来,随着计算机和信息技术的飞速发展,数字信号处理技术应运而生并得到迅速的发展。在过去的二十多年时间里,数字信号处理已经在通信等领域得到极为广泛DSP技术图解的应用。数字信号处理是利用计算机或专用处理设备,以数字形式对信号进行采集、变换、滤波、估值、增强、压缩、识别等处理,以得到符合人们需要的信号形式。
数字逻辑电路的复习纲要,知识总结。这部分内容对于很多人来说都是拦路虎,这个由我亲自制作的思维导图希望会对你的学习有所帮助!喜欢的话请给我点个赞吧!
这是一篇关于5-DSP系统设计的思维导图。这是DSP系统设计的相关内容,包含总体方案设计、常用外围芯片、高速PCB技术三个知识点。
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计算机组成原理
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主要模块
系统时钟
内核时钟流向图
系统时钟频率
PLL配置注意事项:时钟信号没丢失(0)--DIVSEL=0--禁止时钟监视电路工作(1)--为PLLCR设置合适的值--等待PLL锁相稳定(1)--使能时钟监视电路(0)--设置DIVSEL的值
PLLSTS[DIVSEL](第7,8位)和PLLCR[DIV](0-3位)共同决定OSCCLK和SYSCLKOUT的关系
外设时钟
PCLKCR0/1/3分别控制不同的外设,写0关闭。
高速/低速外设时钟预分配寄存器HISPCP/LOSPCP(0-2位)--SYSCLKOUT/2K
中断控制
中断分类
触发源
软件中断:由指令触发
硬件中断
外部中断
内部中断:内部外设事件
DSP管理
可屏蔽中断:INT1-INT14,RTOSINT,DLOGINT
不可屏蔽中断:NMI,复位信号
外设中断扩展模块PIE
外设级:每个外设都有自己的中断标志和中断使能寄存器
PIE级
96个中断分为12组,每组管理8个外设或引脚中断,INTx.1--INTx.8
PIECTRL
PIEIFRx
PIEIERx
PIEACKx:为0,可以发送中断请求信号;为1表示已发送过,此时组内其他中断请求阻塞
CPU级
IFR
IER
INTM
中断向量表
中断服务程序:ISR
外部接口模块XINTF
时序
时钟信号
XTIMCLK
XCLKOUT
建立时间-XRDLEAD:访问区域片选信号拉低,相应存储单元地址送到地址总线XA上默认6个XTIMCLK周期,可以通过寄存器更改
有效时间-XRDACTIVE:完成外部设备的访问,相应拉低XRD或XWE0,XTIMING设定值+1;默认14
跟踪时间-XRDTRAIL:片选信号仍然低,但读写选通变回高,默认6个
与外部存储器的连接
地址空间的分配
外扩16位RAM(示意图)
外扩32位RAM(示意图)
寄存器
XINTMING0/6/7
XINTCNF2
ePWM模块
信号线
PWM输出信号PWMxA,PWMxB;ADC启动信号EPWMxSOCA/B;中断信号EPWMxINT
外部触发信号TZ1-TZ6
时间基准同步信号输入EPWMxSYNCI及输出EPWMxSYNCO
时间基准子模块
PWM周期和频率
增计数:Tpwm=(TBPRD+1)*Ttbclk
减计数:Tpwm=(TBPRD+1)*Ttbclk
增减计数:Tpwm=2*TBPRD*Ttbclk
TBCTL:TBCLK=SYSCLKOUT/(HSPCLKDIV(2K)*CLKDIV(2(K)))
TBSTS
TBPRD
事件触发子模块
中断控制功能:ETPS[INTPRD]--ETSEL[INTSEL]--ETPS[INTCNT]--ETSEL[INTEN]--ETFLG[INT]
产生ADC启动信号:Tsoca=Tpwm*ETPS[SOCAPRD]
ETSEL:事件触发选择寄存器--使能,中断产生条件
ETPS:事件触发预分频寄存器--事件计数,周期设定
ETFLG:事件触发标志寄存器
ETFRC,ETCLR
模数转换模块
具有双采样保持器的12位转换内核
转换序列发生器
级联序列发生器工作模式:一个16通道序列发生器
双序列工作模式:两个8通道序列发生器
ADC工作模式
顺序采样模式:由4位CONV来决定输入通道的采样
同步采样模式:由4位CONV的低三位来决定输入通道的采样
ADC采样结果的转换
采样结果:0-4095对应ADCLO(基准电压)到3V
基准电压:片内参考电压0V,外部参考电压
ADC转换时钟:XCLKIN--(PLL)--SYSCLKOUT--(HISPCP/2K)--HSPCLK--(ADCLKPS[0-3])--ADCLKPS--(CPS/2)--ADCCLK
ADCTRL1/2/3
ADCMAXCONV
ADCCHSELSEQx
ADCRESULTx