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数字电路
数字系统设计、数字电路、数字电子技术知识点总结。具体包括：数制和码制、逻辑代数基础、门电路、组合逻辑电路、时序逻辑电路、半导体逻辑电路、脉冲波形的产生和整形，以及微控制器设计。 导图主要基于清华大学王红教授的课程、浙江大学信电学院的微控制器补充讲义。教材：《数字电子技术基础（第六版）》高等教育出版社，阎石主编。浙江大学信电学院电子信息考研842/844适用。 导图共4万余字，集毕生功力之大成，非常非常全面、细致，适用于电子、通信专业的学生。
编辑于2024-12-31 15:38:57- 考研
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电子信息大学生竞赛知识（数学建模、电子设计） 含5个作品电子信息大学生竞赛知识，包括数学建模竞赛、电子设计竞赛等
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电子信息重点专业课 211本科课堂笔记 含6个作品电子信息重点专业课知识点整理，211本科课堂笔记，内容详尽，鞭辟入里，深入浅出
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信号与系统知识点总结。具体包括：信号与系统的基本概念、LTI系统的时域分析、连续时间信号与系统的频域分析、离散时间信号与系统的频域分析、采样、调制与通信系统、连续时间信号与系统的复频域分析（拉普拉斯变换）、z变换与离散时间LTI系统。 导图主要基于浙江大学胡浩基教授的课程、浙江大学信号与系统学习指导。教材：《信号与系统（第二版）》化学工业出版社，于慧敏主编。浙江大学信电学院电子信息考研842/844适用。 导图共3万余字，集毕生功力之大成，非常非常全面、细致，适用于电子、通信专业的学生。
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- 大纲
数字电路
第一章：数制和码制
一、 概述
信号
模拟信号
数字信号
数字信号的表示方式
0,1
H,L
数字波形
集成电路
1. 小规模(SSI)
门电路<10个
2. 中规模(MSI)
10~100
3. 大规模(LSI)
100~10000
4. 超大规模(VLSI)
10 000~100 000
5. 甚大规模(ULSI)
>100 000
电子技术的发展
48年：贝尔实验室制成第一只晶体管
58年：集成电路(4-12-100-1000)
69年：大规模集成电路(10万)
75年：超大规模集成电路(15万)
97年：40亿
.......
二、 几种常用的数制
名词解释
基数：该进位制中可能用到的数码个数
位权
十进制D
Decimal, DEC
二进制B
Binary, BIN
八进制O
Octal, OCT
十六进制H
Hexadecimal, HEX
三、 不同数制间的转换
二转十：按权展开
十转二：
整数部分：基数连除取余
小数部分：基数连乘取整
(44.375)D=(101100.011)B
二转十六：四位并一位
十六转二：一位拆四位
八转二：一位拆三位
十六、十互转：二进制作为过渡
四、 二进制算术运算
原码反码补码
补码运算
直观结果：减一个数=加上其补码
将两个加数的符号位和来自最高位数的字位的进位相加，结果就是和的符号
补码运算的本质是模长，如时钟的模长为(12)D，那么对于时钟有(-3)D=(+9)D；四位二进制数模长为(16)D，那么对四位二进制数有(-3)D=(+13)D
(+13)D=(1101)原,反,补
(-3)D=(1011)原=(1100)反=(1101)补
(+3)D=(0011)原,反,补
直观结果：-0011=+1101
二进制乘2^n，等于后面添n个0
如：ABCD×4=ABCD00
五、 几种常用的编码
BCD码：用四位二进制数表示十进制的0~9
常考！
常用英文
MSB：Most Significant Bit，最高加权位，二进制最左边
LSB：Least Significant Bit，最低有效位，二进制最右边
Nibble：Nibble at，四位二进制数
Parity Bit：奇偶校验位
格雷码(Gray Code)
定义：相邻两组编码仅有一位不同（又称循环码）
背景：数字系统以非常快的速度运行，并对数字输入中发生的变化作出反应。当多个输入条件同时发生变化时，情况可能会被误解并导致错误的反应
作用：减少数字电路误解不断变化的输入的可能性
G2=B2
G1：比较B2,B1
相同则为0
相异则为1
异或
G0：比较B1,B0
由格雷码求原码
B2=G2
B1=G2⊕G1
B0=G2⊕G1⊕G0
ASCII码：7位二进制代码，共有128种状态，代表128种字符
第二章：逻辑代数基础
一、 概述
数字电路：又称逻辑电路，研究电路的输入输出之间的逻辑关系
逻辑代数：又称布尔代数/开关代数，为研究工具
逻辑变量：用字母表示，取值只有0/1，表状态而非大小
二、 三种基本运算
与逻辑（与运算）
决定事件(Y)发生的所有条件(A,B,C)均满足时，Y才发生
Y=A·B·C
（中间是点，可以省略）
与门
或
决定事件(Y)发生的条件(A,B,C)一个或多个满足时，Y就发生
Y=A+B+C
（加号读作“或”）
或门
非
A满足时，Y不发生；A不满足时，Y发生
Y=A'，或
非门
常用的逻辑运算
与非
Y=(A·B)'，或
或非
Y=(A+B)'
异或
相异输出1，相同输出0
异或可以理解为“无进位加法”（半加器），即
0⊕0=0
0⊕1=1
1⊕0=1
1⊕1=0
同或
相异输出0，相同输出1
同或0即实现非运算
与,或,非能构成完备集，同或,或也能构成完备集（由此可证）
与或非
三、 公式
基本公式
1. 0-1律
2. 互补律
3. 重叠律
4. 还原律（双重否定律）
基本定理
1. 交换律
2. 结合律
3. 分配律
注意第二个分配律
4. 反演律（摩根定律）
活用两次取反， 可得到最简表达式
1、最简与或表达式
2、最简与非-与非表达式
两次取反
内层去非号时变成与非式
外层非号不去
因为是与“非”，与非门最后有一个“非”
3、最简或与表达式
两次取反
内层去非号时变成与非式，继续分配得与或式
无需在与或式基础上化简，不要求开始的Y最简 （内层可以写作反函数Y'，要求Y'最简）
外层去非号得或与式
运用分配律将最简或与表达式展开，得到的不一定是最简与或
4、最简或非-或非表达式
在或与式基础上，再两次取反
内层去非号时变成或非式
外层非号不去
因为是或“非”，或非门最后有一个“非”
常用公式
1. A+AB=A
2. 吸收律
A+A'B=A+B
A(A'+B)=AB
分配律2可推导
A'+AB=A'+B
A'(A+B)=A'B
3. AB+AB'=A
(A+B)(A+B')=A
4. A(A+B)=A
5. 冗余定律/多余项定理/包含律
AB+A'C+BC=AB+A'C
AB+A'C+BCD=AB+A'C
D：“其他项”
(A+B)(A'+C)(B+C)=(A+B)(A'+C)
(A+B)(A'+C)(B+C+D)=(A+B)(A'+C)
6. A·(A·B)'=A·B'
A'·(A·B)=A'
证明：摩根律+公因子
四、 基本定理
代入定理
将一个变量用同一个逻辑代数代替，仍成立
反演定理
对Y，与或互换，01互换，变量取反， 得到反函数（补函数）Y'
“非”不变
运算优先级高的先变
先给“与”加上括号
对偶定理
对Y，与或互换，01互换，变量不变， 得到对偶式YD
若两个逻辑式相等，则对偶式也相等
五、 逻辑函数及其表示方法
逻辑函数
输出逻辑变量，输出运算结果
输出与输入之间的函数关系 Y=F(A,B,C...)
逻辑函数表示方法 （可以互相转换）
1. 逻辑真值表
快速书写：二进制依次增加1
2. 逻辑函数式（逻辑代数式）
通常采用“与或”的形式
3. 逻辑图
4. 波形图
5. 卡诺图及硬件描述语言
转换方法
真值表->逻辑函数式
看Y为1的项，若事件为0则写作“非“，写“与或式”
例：
逻辑函数式->真值表
逐一代入，列表
逻辑函数式->逻辑图
图形符号代替运算符号
事件引出两路（一路原事件一路非）
注意交点处加点
例：
逻辑图->逻辑函数式
从输入端到输出端逐级写出每个图形符号对应的逻辑式
波形图->真值表
逐个写出即可
逻辑函数的两种标准形式
最小项表达式 （标准与或表达式）
最小项 （标准积项）
定义
乘积项
变量以原变量或反变量的形式出现
变量仅出现一次
例：
编号依据：原为1，非为0，二进制转换成十进制
数目：n个变量可组成2^n个最小项
性质
任意一个最小项，只有一组变量取值使其值为1
（与，都真才真）
任意两个不同的最小项乘积必为0
（错开了）
全部最小项的和必为1
相邻性：两个最小项仅有一个因子不同，称有相邻性 （这两个相加时能合并，消去一个因子）
任何一个逻辑函数都可以表示成唯一的一组最小项之和
配项
配项公式
A+A'=1
缺少变量的用这个补
A(B+C)=AB+AC
带括号的用这个拆
例：
注意sigma写法
sigma d(10,11,...)：无关项
如果列出了函数的真值表，则只要将函数值为1的那些最小项相加，即得函数的最小项表达式
最大项表达式 （标准或与表达式）
最大项 （标准和项）
定义
乘积项
变量以原变量或反变量的形式出现
仅出现一次
数目：n个变量可组成2^n个最小项
性质
任何一个逻辑函数都可以表示成唯一的一组最大项之积
配项
每个变量不全的积补上+AA'
求法
求反函数Y'的最小项表达式，求反即得Y的最大项表达式
注意编号与最小项刚好相反
Y(A,B,C)=M1=A+B+C'
Y(A,B,C)=m1=A'B'C
最小项与最大项的关系
相同编号的最小项和最大项存在互补关系
一个非运算后与另一个相等
若干个最小项之和表示的表达式Y，其反函数 Y'可用等同个与这些最小项相对应的最大项之积表示
六、 逻辑函数的化简方法
公式化简法
并项法：AB+AB'=A
（把A提出来，B或上本身的非等于1）
公因式外，其余变量本身有原有非时适用
吸收法：A+AB=A
（把A提出来，或1等于1）
公因式单独成一项时适用
结合卡诺图易知，A=1对应处填1， 那么AB=11对应处就不用填了
能提则提
提取公因式，使化简公式较为容易观察到 （提公因式的思想不局限于左侧两个公式， 提出来后可能观察到其它可用公式）
消项法：AB+A'C+BC=AB+A'C
（冗余定理，BC项消掉）
3项，一变量本身有原有非
能直接消掉一项，但应用少不好用
完备则消
消因子法：A+A'B=A+B
（分配律，把第一项的A代进第二项，A或上本身的非等于1）
2项，一变量本身有原有非且单独成项
最常用的公式，其他公式建议结合卡诺图化简
考虑因子
配项法：A+A=A，A+A'=1
（或上本身等于本身，或上本身的非等于1）
多项，或上相同的一项，方便凑公因式提出来
很少使用
卡诺图化简法 (Karnauph Map)
n变量最小项的卡诺图：将n变量的全部最小项各用一个小方块表示，并使具有逻辑相邻性的最小项在几何位置上相邻排列
逻辑相邻项：仅有一个变量不同，其余变量均相同的两个最小项
左右、上下
每一行首尾
每一列首尾
卡诺图的表示
一变量
二变量
推荐写法
注意第三个是11，因为相邻项要相邻排列
三变量
四变量
快速书写最小项位置：按照二进制顺序
三位格雷码复杂，不要用
五变量
画法
看成两个四变量卡诺图，中间画虚线
横向数字：三位格雷码，按二位格雷码记忆
化简（圈法）
时刻想着“相同项”区域内可画圈 （尤其是E，实际相邻，图上不相邻）
经典的错误：跨相同项画圈 （图上相邻，实际不相邻）
用卡诺图表示逻辑函数
方法一
步骤
把已知逻辑函数式化为最小项之和的形式
将函数式中包含的最小项在卡诺图对应的方格中填1，其余方格中填0
例题
（繁琐）
方法二
根据函数式直接填卡诺图
例题
用卡诺图化简逻辑函数
基本画法
依据：逻辑相邻性的最小项可以合并
规则：能够合并在一起的最小项是2^n个
6个最小项时，不能圈圈
2^n个最小项合并，消去n个变量
最简：圈的数目越少越简，圈内的最小项越多越简
注意：卡诺图中所有的1都必须圈到，不能合并的1必须单独画圈；每个圈中至少有1个最小项仅被圈过一次，以免出现多余项
技巧
从“边缘的1”开始圈，比如某个1上下都是0，就考虑左右圈，这样容易得到最简
圈0：得到反函数Y'的最简与或式
再将反函数取反，可得最简或与式
圈0特别简单时用，将最简或与式直接打开（分配律）即得最简与或式
圈0稍微复杂时，将最简或与式打开得到的与或式非最简，不要用
利用卡诺图之间的运算化简逻辑函数
题2.22，2.23
总结：公式＋卡诺图
先用公式化为与或式，并把其中一些显而易见的部分化简掉，如A+A=A; A+ABC=A; A+A'B=A+B
此时不一定为最简
根据上面的与或式填卡诺图
七、 具有无关项的逻辑函数化简
无关项：φ/×，看作0/1皆可
约束项：恒等于0的项
即：有部分输入组合不可能发生，因此在卡诺图中看作0/1皆可
任意项：在实际应用中是0/1对结果无影响
无关项从实际意义中抽象出来
例
第三章：门电路
半导体基础知识
本征半导体
概念
导体/半导体/绝缘体
半导体：Si、Ge等，4个价电子
本征半导体：纯净的晶体结构
纯净：无杂质
晶体：结构稳定
结构
两种载流子
自由电子：由于热运动，具有足够能量的价电子挣脱共价键的束缚
空穴：自由电子产生，共价键中留有一个空位置
复合：自由电子与空穴相碰，同时消失
动态平衡：一定温度下，自由电子与空穴对的浓度一定（温度升高浓度加大）
两种载流子
载流子：运载电荷的粒子
两种：空穴带正电、自由电子带负电
导电性
本征半导体导电性差：外加电场时，两种均参与导电，运动方向相反，载流子数目少
温度升高，导电性增强
0K时不导电
杂质半导体
导电性
主要靠多数载流子导电，掺入杂质越多，多子浓度越高，导电性越强
实现导电性可控
多子：多子浓度=所掺杂质原子的浓度，故受温度的影响很小
少子：由于热运动产生，尽管浓度很低，却对温度非常敏感，因而半导体器件温度稳定性差
分类
N型半导体(Negative)
施主原子，如磷，+5价
多数载流子为自由电子
P型半导体(Positive)
受主原子，如硼，+3价
多数载流子为空穴
PN结
形成
1. P区空穴浓度高，N区自由电子浓度高
2. 扩散运动，交界面的多子浓度降低，产生内电场阻止扩散
3. 内电场作用，产生漂移运动，与扩散运动相反
4. 动态平衡，参与扩散运动与漂移运动的载流子数目相同
加电阻：限流，保护PN结
单向导电性
正向电压导通
N区接负
耗尽层变窄，扩散运动加剧，由于外电源的作用，形成扩散电流
反向电压截止
N区接正
耗尽层变宽，阻止扩散运动，有利于漂移运动，形成漂移电流
PN结的伏安特性
伏安特性：“非线性”
i=f(u)
符号
Uon：开启电压
U(BR)：击穿电压
IS:反向饱和电流，极小，求解时近似为0
图释
右侧：正向
开启电压（点，如0.5V）
导通电压（区间，如0.5~0.8V）
左侧：反向
最左侧：反向击穿，本来不导电，击穿后导电
PN结的电容效应
势垒电容Cb
PN结外加电压变化时，空间电荷区的宽度将发生变化，有电荷的积累和释放的过程，与电容的充放电相同，其等效电容称为势垒电容Cb
扩散电容Cd
PN结外加的正向电压变化时，在扩散路程中载流子的浓度及其梯度均有变化，也有电荷的积累和释放的过程，其等效电容称为扩散电容Cd
结电容Cj=Cb+Cd
结电容不是常量！
若PN结外加电压频率高到一定程度，则失去单向导电性
结面积小：1pF，结面积大：几十至几百pF
概述
正逻辑：高电平表示逻辑1、低电平表示逻辑0
负逻辑：高电平表示逻辑0、低电平表示逻辑1
整个系统要采用一种逻辑，如RS232采用负逻辑
获得高低电平的基本原理
相当于用vi控制开关S
电阻
作用
限流，保护电源
对下一级来讲，上一级输出高电平都算是电压源，如果电流太大会烧坏电源
电阻大小
太大：带载能力差
输出高电平时，电阻小，但还要有
输出低电平时，电阻大
高/低电平都允许有一定的变化范围
集成电路
1. 小规模(SSI)
门电路<10个
2. 中规模(MSI)
10~100
3. 大规模(LSI)
100~10000
4. 超大规模(VLSI)
10 000~100 000
5. 甚大规模(ULSI)
>100 000
半导体二极管门电路
二极管的结构：PN结 + 引线 + 封装
二极管的开关特性
开关特性
高电平：VIH=VCC
VI=VIH
D截止，VO=VOH=VCC
低电平：VIL=0
VI=VIL
D导通，VO=VOL=0.7V
VO并联，即二极管的导通低电压0.7V
不合理，对VI的要求太高了
二极管的等效电路
将伏安特性折线化
理想：等效为开关
导通时UD=0，截止时IS=0
常用：开关+电源
导通时UD=Uon，截止时IS=0
UD：管压降，二极管导通电压，即二极管是非理想的情况，一旦导通其端电压就为这个常量
交流：开关+电源+电阻
导通时△i与△u呈线性关系
微变等效电路
当二极管在静态基础上有一动态信号作用时，可将其等效为一个电阻，称为动态电阻
方法：交流直流分开分析
直流：等效为开关
交流：等效为电阻rd
公式：
UT：常数
ID：直流时通过二极管的电流（此时交流信号为0）
推导：
例3.2.2（P52）
二极管的动态电流波形
（1）二极管与门
第二行：“优先导通”
D1压差5V大，导通；D2压差2V小，不导通
Y点电压即导通电压为0.7V
规定3V以上为1，0.7V以下为0
不理想，低电平质量变差了
电平有偏移
（2）二极管或门
规定2.3V以上为1，0V以下为0
二极管构成逻辑电路的缺点
电平有偏移
带负载能力差
只用于IC内部电路
CMOS门电路
MOS管的开关特性
绝缘栅型（金属氧化物半导体场效应晶体管） (IGFET/Metal-Oxide Semiconductor FET, MOS)
增强型EMOS
N沟道(uGS<0,uDS>0)
P沟道(uGS>0,uDS<0)
耗尽型DMOS
N沟道(uGS极性任意,uDS>0)
P沟道(uGS极性任意,uDS<0)
例1：N沟道增强型MOS管
结构
G（Gate）：栅极，门极
对应基极b
绝缘栅，和其他都绝缘
“就趴在二氧化硅上”
D（Drain）：漏极
对应集电极c
载流子的漏出处
S（Source）：源极
对应发射极e
载流子的来源
B（Bulk）：衬底
可能接在s上，也可能单独（此时与d一样）
箭头：PN结方向
工作原理
uDS：横向电场，uGS：垂直电场
uDS=0时， uGS对导电沟道的影响
沟道：反型层，与衬底极性相反
uGS作用下
空穴下移，形成耗尽层
自由电子上移形成沟道
N(Negative)沟道
uGS越大，沟道越宽，Rds(电阻)越小
得到了可以用电压控制的可变电阻器！
uGS为大于uGS(th)的某一值时， uDS对iD的影响
说明
uDS间有电压，就有电流
uGS > uGS(th)（threshold，开启电压）时，沟道开始形成，此时保持uGS不变，uDS≠0且逐渐上升
过程
1. uGS<uGS(th)时，iD=0，截止区
2. 开始（线性区/可变电阻区）：uDS较小时，iD-uDS线性递增
因为此时ds可看作一个固定电阻
对应一个固定的uGS1（保持uGS不变，uDS逐渐上升）
3. 变化（夹断区）：
左侧电压差uGS，右侧电压差uGS-uDS，因此右侧变窄
当uGS-uDS=uGS(th)时，出现预夹断
不会出现真夹断，因为一旦断了这里就没有电流，没有压降，空隙又会打开
右侧会有一个很小的缝隙
较短，可忽略
4. 继续（饱和区/恒流区）：再加大uDS，缝隙变长，Rds电阻变大，流过缝隙的电子有限，iD几乎不变（近似出现恒流）
增加的电压都去抵抗增加的电阻了
增强型：加大uDS
5. 更多条：uGS2>uGS1，uGS2的Rds小，相同电压下电流高，故uGS2线在1上面
在恒流区，栅极和源极间的电压uGS可以控制iD了！
近似于iB和iC的放大关系
开关特性：对N沟道，uGS>uGS(th)时导通，uGS<uGS(th)时截止
例2：N沟道耗尽型MOS管
SiO2制作时带正电荷，因此天生有N沟道
uGS(off)夹断电压，加到该值时沟道关断
例3：P沟道
简化符号
N沟道（NFET，P型衬底）
衬底(B,S)电平低，栅极(G)电平高
P沟道（PFET，N型衬底）
衬底(B,S)电平高，栅极(G)电平低
小圆圈表示反向电场，即电平低
基本开关电路
（化简）
TTL电路：有电流，故输入端电阻存在压降； MOS管（CMOS电路）：无电流，故输入端电阻无压降
P142 题3.11
电阻分级：>2kΩ大，<200Ω小
CMOS反相器
CMOS反相器工作原理
CMOS：Complementary，互补，指把两种沟道的MOS管互补使用，一种工艺
电路结构（3）（非门）
NMOS箭头向里，PMOS箭头向外
加在左侧的（里）电压大于开启电压，NMOS导通，PMOS截止
衬底和源极接在一起了
输出最高质量的0和1，就是电源/接地
CMOS：意为互补
vi=1时，NMOS导通，PMOS截止，故vo=0
vi=0时，NMOS截止，PMOS导通，故vo=1
典型芯片：74LS04
凹口朝左放置
最高脚(14)接VCC，一半脚(7)接GND
"74"：由晶体管组成；"C"：MOS管
08与门，32或门，04非门，00与非门
输入可能质量不高
图解法
画出两个MOS管的工作特性曲线，求交点即工作点
空载情况，上面管子的电流IPU=下面管子的电流IPD
手动测量
分别测输入和输出信号电压，描点画线
示波器法
信号发生器产生电压大小为0~Vdd的工作信号
三角波的频率要低，让示波器反应过来描点
用示波器测输出信号
平时用y-t档，横轴时间纵轴电压
这时用x-y档，反复扫描出线
电压传输特性曲线（静态）
电压、电流传输特性
电压传输特性
AB
BC
两管同时导通
CD
电流传输特性
尖峰电流
用电压信号代表信息，有电压不一定有功耗。功耗主要用于切换（不0不1）的时候，随着功率的提高，尖峰出现次数增多，功耗增多
两头各有一MOS管截止，i很小，中间最大
输入噪声容限
在输出变化允许的范围内，允许输入的变化范围
上一级的输出是下一级的输入
如左图，上一级输出2.5~5V，下一级输出只有2.5V，不能构成数字电路
要求平均斜率绝对值大于1，两侧出现非线性区（定值），才能构成数字电路
取VNH/VNL较小的
可以通过提高VDD来提高噪声容限
但提高VDD会增加功耗
CMOS反相器的静态输入和输出特性
输入特性
从反相器输入端看进去的输入电压与输入电流的关系
vi高于VDD+0.7或低于-0.7时，保护电路起作用
CMOS栅极很脆弱，不取电流
可认为无输入电流
“CMOS输入端不取电流”
左侧：输入很低（负电平）时，保护电路下侧的二极管导通，将电压钳位在-0.7V
右侧：输入很高时，保护电路上侧的二极管导通，将电压钳位在VDD+0.7V
中间：保护电路的二极管不导通，可认为CMOS反相器无输入电流
输出特性
每一级输出都是一个有内阻的电压源
低电平输出特性
PMOS截止，直接去掉；后端负载等效成电阻RL
增加负载
理解1：加电压源的负载，看作并上一个电阻，负载等效电阻(整体)变小，电压VOL抬上去了？
理解2：看对电压源的电流要求，要求的电流增加，灌进来的电流形成的压降增加，原来的电压VOL抬上去了
电流增加，电阻减小，在物理上是绑定的
输入高电平VIH = 电源电压VDD = 栅源间电压VGS
输出低电平时，最希望工作在线性区，当作一个开关使用，希望压降(uds)小
在相同负载（IOL一定）情况下，要让输出低电平VOL比较低，应采用较大的VGS
但要注意，输入信号的范围是0~电源VDD，要增加VGS，就要把电源VDD升上去
VDD即VGS，控制MOS管的电阻
VGS越大，MOS的电阻Rs越小，对左图即斜率最小，VDD=15V对应的Rs（斜率）最小
高电平输出特性
当MOS管导通无电阻（理想）时，纵坐标输出电压VOH为VDD（图中虚线）
信号源(VGS)与电源(VDD)应形成一定的映射关系（不一定取VGS=VDD)
CMOS反相器的动态特性
传输延迟时间
“所有的信号只要流经电路，一定会在时间上留下痕迹，即时间上会有延迟”
输出的变化滞后于输入
“RC电路有延迟”：三极管的栅极与衬底间相当于有电容C，每一级输出都相当于有内阻R的电压源
原因
CI和CL充放电，因为RON较大，所以CL充放电的影响也较大
对输入的这一级是CI，对前一级是CL
VDD影响电压源输出的内阻R
RC确定，t就确定（RC电路）
三要素法分析
交流噪声容限
动态功耗PD
总功耗PTOT=动态功耗PD+静态功耗PS
静态功耗即稳定在真值表的某一行时，约等于0
静态电源电流·电源电压
动态功耗即切换时产生的功耗
尖峰电流
i对t积分
动态功耗PD=PT+PC
导通功耗PT
厂家给出功耗电容，用于计算导通功耗
负载电容充放电功耗PC
CL：负载电容
英文缩写
TOT：Total，总
D：Dynamic，动态
S：Static，静态
DD：Drain-Drain
符号"VDD"常用于CMOS，"VCC"常用于TTL，表示正电源电压
其他类型CMOS门电路
其他逻辑功能的CMOS门电路
CMOS逻辑电路设计理念
整个电路分为上拉（输出1）、下拉（输出0）部分
把真值表凑满
NMOS负责下拉，PMOS负责上拉，二者永远互补
同时导通：输出不高不低；同时截止：输出高阻态
NMOS由原变量控制，PMOS由反变量控制
串联实现与关系，并联实现或关系
与非门、或非门可以；与门、或门不行
原变量满足条件时，产生下拉，即F'，只能实现“非”逻辑
取反
F'简单，则设计下拉部分，再取反（N变P，串变并），即得上拉部分
F简单，则设计上拉部分，取反得下拉部分
例
与非门
74LS00：4个2输入与非门
74LS20：2个4输入与非门
NMOS串联，实现与逻辑，即F'=AB
PMOS并联，实现或逻辑，即F=A'+B'
缺点
输出电阻Ro受输入状态影响
输出的高低电平受输入端数目的影响，输入端越多，VOL越高（串联的NMOS变多，压降变大），VOH也越高（并联的PMOS变多，等效电阻变小）
解决方法：带缓冲极
每一个变量都经过一个反相器，最终输出也经过一个反相器
由摩根律，要实现与非，反相器中间应该是一个或非
或非门
74LS02
NMOS并联，实现或逻辑，即F'=A+B
与或非门
74LS51
（4）漏极开路输出门电路（OD门）
“线与”：直接将门电路连在一起，会产生瞬时大电流，烧坏电路
OD门：Open Drain，将D极开路了
例：OD输出与非门
在最后一个缓冲极，把上拉部分(PMOS)去掉，这样NMOS的漏极就开路了
OD门输出端可直接连接实现线与，需加一上拉电阻
接VDD，故称OD门，若接VCC则称OC门
OC门也可线与
PMOS没了，没法输出高电平，要借助VDD输出高电平
VDD选择：看下一级需要多大的电平
RL选择与计算
输出高电平时：不能太大
RL看作上一级内阻，太大的话影响带载能力
此时NMOS都截止，上拉电阻导通，内阻即上拉电阻
nIOH：输入的漏电流，mIIH：带载的电流
前面截止，但仍然有很小的漏电流
输出低电平时：不能太小
RL看作限流电阻，保证VDD不短路，输入端门电路不烧坏
此时NMOS导通，内阻是NMOS的Ron
考虑极端情况，前面仅一个管子，流过这一个的电流最大（管子多了分担电流）
OC门：栅极开路
（5）CMOS传输门
传输门
C=1,C'=0时导通，否则截止（呈高阻态）
（注意带圈为低电平0导通）
左输入右输出/右输入左输出 都可以（就是个门）
MOS管工作在可变电阻区/恒流区由左右两端vi~vo的电压(uds)决定，uds较小时工作在可变电阻区，当成开关来用，要求RL>>RON，即RL的分压不影响信号的传递
使用该门电路时应注意高阻态对输入的影响：比如后面接一个TTL或非门，高阻态时相当于或非门输入端悬空，相当于输入高，输出锁死在低电平
双向模拟开关
（6）三态门
三态：低/高/高阻态Z
高组态波形：标个Z
先看使能端EN，若使能端不导通，则输出高阻态Z
EN优先级高
使能端置0时导通，去掉使能端就是个非门
加个倒三角就是三态门
EN'=0时，Y=A'
EN'=1时，Y=Z（高阻）
T1,T2都截止
用途
一个设备使能，其他设备高阻
联系：最小项中仅一项为1
地址长短取决于外设的个数
控制信号天生互补，实现读/写控制
TTL门电路
双极型三极管的开关特性 (Bipolar Junction Transistor，BJT)
1. 结构
2. 输入输出特性
输入特性
VBE < VON时，iB = 0
VBE ≥ VON时，iB 的大小由外电路电压，电阻决定
VON：开启电压
硅管0.5~0.7V
锗管0.2~0.3V
输出特性
iB控制iC
流控型，与MOS管区别
数字电路中用到的是非线性区，即饱和区和截止区
四种状态
截止
ube<0, ubc<0
发射结反偏，集电结反偏
放大
ube>0, ubc<0
发射结正偏，集电结反偏
饱和
ube>0, ubc>0
发射结正偏，集电结正偏
倒置
ube<0, ubc>0
发射结反偏，集电结正偏
与放大状态相反，故称倒置
c,e倒置，β变很小
不在左侧的输出特性图上，因为ic<0了
特点
深度饱和：iB>>IBS，uCE=0.1V
3. 基本开关电路
只要参数合理：
VI=VIL时，T截止，VO=VOH
VI=VIH时，T导通，VO=VOL
就是个非门
图解分析
中间的交点即静态工作点，太靠下截止失真，太靠上饱和失真
4. 开关等效电路
b考虑等效电阻，c不考虑
等效电容即考虑管压降
开关工作的条件
截止条件
uBE<UON
可靠截止条件：uBE≤0
饱和条件
iB>IBS
IBS求算
IBS求算（考虑等效电阻）
5. 动态开关特性
从二极管易知，PN结存在电容效应。
在饱和与截止两个状态之间转换时，iC的变化将滞后于VI，则VO的变化也滞后于VI。
6. 三极管反相器
实际应用中，为保证VI=VIL时T可靠截止，常在输入接入负压。
例
计算参数设计是否合理：讨论输入vi为低/高电平的两种状态，看输出vo是否在合理范围内
TTL反相器
原理
电路结构
典型值
输入级
D1：钳位二极管，防止负脉冲输入时，流向T1发射极的电流过大，保护作用（下端接地，上端输入负脉冲无论多大，都钳位到-0.7v）
倒相级
T2发射极和基极相同，集电极与基极相反
输出级
T4,T5轮流导通（一导通一截止），称为推拉输出级
T4输出电流给Y，称为拉电流
T5由Y输入电流，称为灌电流
电压传输特性
T1可工作在深度饱和区，UCE=0.1，则T1集电极电压<0.7V
发射结正偏，集电结正偏
T1射极跟随输出
1. 输出电压跟随输入电压
2. VC1=VE1+0.1
3. 输出电阻小
4. 负载增加时电压能坚持一段时间
即使负载增加,输出电压也不会立即下降
因为在短时间内,晶体管的基极-发射极电压(Vbe)保持相对稳定,从而维持了输出电压的相对稳定
T4可以导通（做好了驱动负载的准备）
Y空载的话不取电流
Y接万用表（相当于接大电阻到地）时取得3.4V
VR2约0.2V
VBE4=VD2=0.7V
T1依然深度饱和
VI=0.7V时，VB2=0.8V，T2刚刚导通还未饱和，处于放大区
随着VI增大，iC2增大从而VR2大，VB4减小
线性变化，iC2变化引起VR2变化
T2不会钳位，VB2增大导致VE2增大，R3压降增大
VB2在VI=1.3时就已经钳位在1.4V了，而VI>1.4V时T1等效的右侧PN结优先导通，VB1才开始钳位在2.1V
T2,T5钳位，T1相当于两个PN结并联，VI增大(≥1.4V)，VC1钳位1.4V，右侧PN结优先导通，VB1钳位在2.1V
VI足够大时，T1处于转置状态，发射结反偏，集电结正偏
说明
倒相级：T2的输出VC2和VE2变化方向相反
推拉式：T4和T5总有一个导通一个截止，既能降低功耗又提高了带负载能力
“图腾柱输出”
二极管
D1：抑制负向（输入为负）干扰
正向时T1本身就有二极管
负向电压增大时，从门到输入的电流会增大，因此考虑加D1，这样负向最多-0.7V
D2：保证T2导通时T4可靠地截止
考虑T2,T5饱和导通时，VB4=0.7+0.1=0.8, VC5=0.1，从而没有D2时T4可能导通（加上D2之后T4的BC的压降要大于两个开启电压，T4才可能导通）
为此付出了代价，即输出高电平时要减去D2的压降，输出的高电平降低了
输入噪声容限
例
先确定VOH=0.5V，则VIH=3V
取0.5V的噪声容限
TTL反相器的静态输入特性和输出特性
输入特性
分析电流IB1
最左侧：D1钳位0.7V
输入低，T1饱和导通，IB1=1mA，流出T1（上到下），负值
转折区：vI≈1.4V
输入高，VI=3.4V, VB1=2.1V, PN结反向电流（下到上）
输出特性
输入低
射极跟随输出，电路输出电阻小
iL流出T4，记为负值（与左图所取iL方向相反）
iL绝对值较大时，T4失去射极跟随功能，进入饱和状态，VOH随iL绝对值增加几乎线性地下降
使用时，不能带太大的负载，从负载角度考虑，射极跟随输出电阻小，给负载电流大
输入高
iL流入T5，iL记为正值
输入端负载特性
CMOS器件不会有，输入端经电阻接地相当于输入低电平
仅靠RP抬电压最高至VI=1.4V
抬到1.4V，已经足够让T2导通开始钳位了
TTL输入端悬空，相当于接高
TTL反相器的动态特性
扇出系数
计算门G1能驱动多少个同样的门电路负载
看输出特性曲线，查得iOL≤16mA
看输入特性曲线，输入低时有i=1mA，16/1=16，能带16个
传输延迟时间
结电容（D和T）的存在，分布电容的影响
交流噪声容限
当输入信号为窄脉冲，且接近tpd时，输出变化跟不上，变化很小，因此交流噪声容限>>直流噪声容限
正脉冲噪声容限
负脉冲噪声容限
电源的动态尖峰电流
其他类型的TTL门电路
其他逻辑功能的门电路
1. 与非门
结构
T1：多射极三极管，通过发射极实现与逻辑
T1等效
AB只要有一个低，T1等效后右边的PN结就不会优先导通，T2T5截止，T4导通
D1, D2：钳位二极管，防止负脉冲输入时，流向T1发射极的电流过大，保护作用（下端接地，上端输入负脉冲无论多大，都钳位到-0.7v）
输入电流计算
输入低（一/两个低）
仅一份, 从VCC取得，(VCC-VB1)/R1
一个低时，低的那个PN结导通
两个低时，两个PN结分一份电流
不随发射极个数变化
输入高（A=B=1）
分为两份
从VCC取得的(VCC-2.1)/R1没有流出，从右侧PN结流出，不是输入电流
两个PN结都有40uA反向电流，从信号源取得
会随发射极个数变化
2. 或非门
AB只要有一个高，等效后右边的PN结就会优先导通，钳位2.1V，T2T5导通，输出低
T2和T2'：对管，并联实现或运算
可能为或，可能为或非
两侧只要有一个为高，竖向就导通
输入电流计算
输入低（A=B=0）
各有自己的R1，输入电流随输入个数(R1个数)变化
两个R1，两份
输入高
不随R1个数变化
两个发射极，两份
3. 与或非门
4. 异或门
逻辑：Y=(AB+A'B')'=A⊕B
T1实现与运算
T4T5：两边只要有输入1时，竖向导通，即上面接下来了（输出低）；都输入0时输出高
T4T5实现或非运算，摩根律(A+B)'=A'B'
T6T7：两边只要有输入1时，竖向导通，T9导通，输出低
T6T7与推拉式输出T8T9，整体实现或非运算
输入电流计算
A=B=0
3个"R1"，3份电流从VCC处取得
A=B=1
4个发射极，4份反向电流从信号源取得
绿圈：引入A和B，使其符合TTL电路的运算关系
TTL无论哪种门都需要这样的结构
集电极开路的门电路
推拉式输出电路结构的局限性
输出电平不可调
负载能力不强，尤其是高电平输出
高电平输出时VCC经"T4"到负载，"T4"耐压不强
低电平输出时负载电压经"T5"到地
输出端不能并联使用
OC门
OC门结构特点
去掉T4，使T5集电极开路
OC门实现线与
记得加上拉电阻RL， “上拉到Vcc2上”
输出高电平：T5截止时，输出是浮空状态而不是高电平，要通过Vcc2经RL输出高电平
输出低电平：T5导通时，RL起到限流作用，保护三极管
外接负载电阻RL的计算
输出高电平：RL不能太大
RL看作上一级内阻，太大影响带载能力
与非门，m=门个数*2
改为或非门，m=门个数*4
输出低电平：RL不能太小
RL看作限流电阻，上一级不能烧坏
与非门，m'=门个数
改为异或门，m'=门个数*3
三态门
EN'右侧非门的“圈”在左右无所谓，因为关心的是P的取值
“圈”在左在右是为了方便读图，如下图（摩根定理弯变直）
两个输入都为0（与逻辑）时，才输出1
EN'=0, P=1, D截止，为工作状态，Y=(AB)'
EN'=1，P=0，D导通，T4被D钳位在低，截止，T2T5截止，为高阻状态，Y=Z
TTL数字集成电路的各种系列
高速系列74H/54H （High-Speed TTL）
肖特基系列74S/54S（Schottky TTL）
低功耗肖特基系列
74AS,74ALS （Advanced Low-Power Schottky TTL）
其他类型的双极型数字集成电路
DTL：输入为二极管门电路，速度低，已经不用
HTL：电源电压高，Vth高，抗干扰性好，已被CMOS替代
ECL：非饱和逻辑，速度快，用于高速系统
I2L：属饱和逻辑，电路简单，用于LSI内部电路
TTL电路和CMOS电路的接口
CMOS电路的正确使用
输入电路的静电保护
CMOS输入级不取电流，优点是静态功耗为0，缺点是只做了过压保护（这个电压可能来自信号源，也可能来自使用过程中静电电压的累积），故输入不可悬空，防止静电
CMOS输入端的保护二极管和限流电阻的尺寸有限，所能承受的静电电压和脉冲功率均有一定的限度
防静电措施
1. 储存运输时插在导电的泡沫塑料上，并采用金属屏蔽层作包装材料。避免用手触摸，应将器件放置在接地的导电平面上
2. 插入电路板/从电路板拔出时，应关掉电源
3. 组装、调试时，工具应良好接地；操作人员服装采用无静电原料制作
4. 不用的输入端不应悬空
输入电路的过流保护
输入保护电路的钳位二极管电流容量有限，一般为1mA
过流保护措施
1. 输入端接低内阻信号源时，应在输入端与信号源之间串进保护电阻
2. 输入端有大电容时，串保护电阻（防较大的瞬态电流）
3. 输入端接长线时，串保护电阻（防分布电容和分布电感的正负振荡脉冲）
CMOS电路的锁定效应*
指在某些特定条件下，电路的输出状态被锁定在某个特定值，无法根据输入信号的变化而改变
发生锁定效应后往往会造成器件的永久失效
驱动门和负载门关系
驱动门输出高电平时，要能使负载门感受到前面的是高电平
保证驱动门输出的电流足够
TTL驱动CMOS
电平常不满足（高电平不达标），因为TTL从1.4V开始转移，CMOS快到VDD才转移。高部分拟合一定不好
解决方法1：把输出的高电平拉上去，外面叠加一个
解决方法2：中间加一级OC/OD门，实现电平偏移
法1：上拉电阻
RL计算
输出高时：RU足够小
T5截止，VCC与输出直接相连，故T4不必导通，由VCC供电，RU足够小就可以抬高电平
输出低时：RU足够大
T5导通，RU足够大就可以保证输出低电平
输出高：
IO：漏电流
课后题3.24
法2：OC门
CMOS要求的VIH很大，TTL采用OC门输出端耐压较高
左侧为OC门(图误)，同样要加上拉电阻，保护"T5"
VDD更高
CMOS驱动TTL
电流常不满足，因为CMOS传输过程中不取电流，TTL取mA级电流，电流不够
解决方法：三极管放大电流
注意此时逻辑是相反的，即CMOS输出高电平时，接口输出低；CMOS输出低时，接口输出高
不用担心CMOS的IOL，因为此时放大器的三极管截止了
第四章：组合逻辑电路
概述
数字电路
组合逻辑电路：任一时刻的输出仅取决于该时刻的输入，与电路原来的状态无关
时序逻辑电路：任一时刻的输出不仅取决于现时的输入，而且还与电路原来状态有关
框图
不包含存储单元，仅由各种门电路组成
分析和设计方法
分析方法
步骤
1. 组合逻辑电路图
2. 写出逻辑表达式
3. 化简
化成比较清爽的，易列真值表的
4. 列真值表
观察后再写取值，不要逐项写出
5. 说明功能
例子
1.
2.
3.
4.
5. 功能：三人表决电路（只要有2票或3票同意，表决就通过）
设计方法
步骤
与分析方法相反
常要求用与非门设计，故常用卡诺图化简，得到与或表达式，再用两次取反得到与非表达式
常用组合逻辑电路
编码器 (Encoder)
编码：用二进制代码表示某一信息（文字、数字、符号）的过程
二进制编码器
输入端：2^n；输出端：n
(1)普通编码器
任何时刻只允许输入一个编码信号
3位二进制(8线-3线)编码器
高电平有效
门电路：三个或门
(2)优先编码器 (Priority Encoder)
允许同时输入两个以上编码信号，编码时只对优先权最高的进行编码
顶部加“非”，低电平有效
S'
控制键
低电平有效
I7~I0
“优先”：I7优先级最高，I0最低
I7更优先，故I7取0(有效)时其他位无关
YS',YEX'
用以区分Y2'Y1'Y0'取111的三种情况
取11：不能工作
取10：工作，有输入，编码状态
取01：工作，无输入
YS'：选通输出端
取低时，表示电路工作，且无编码输入
YEX'：扩展端
取低时，表示电路工作，且有编码输入
8线-3线优先编码器74LS148
中规模集成电路（几十个门）
(3)二-十进制编码器
输入端10个，输出端4个，也称10线－4线编码器
74HC147、74LS147
输入输出均低电平有效
中规模集成电路
74HC是兼容CMOS电平的，供电3～12V
74LS是兼容TTL电平的，供电4.5～5.5V
控制端扩展功能举例
用两片8线-3线，级联得到16线-4线优先编码器
第一片为高优先权
只有(1)无编码输入（YS'=0）时，(2)才允许工作
低3位输出应是两片的输出的“或”
译码器 (Decoder)
译码：将二进制代码翻译成对应的输出信号的过程，译码是编码的逆过程
二进制译码器
输入端：2^n；输出端：n
2^n个输出中只有一个为1（或为0），其余全为0（或为1）
(1)简单的3线-8线译码器
题干“用3线-8线译码器...”，则默认用这种，即对应输出Y=1；当然也可以用74138，即对应输出Y'=0
(2)带输入控制端的译码器 （最小项译码器）
S1,S2,S3
片选输入端/附加控制端
可用以多片连接扩展译码器
A2,A1,A0
地址输入端
当S2'=S3'=0时，S1的数据只能由A2A1A0所指定的线输出
GS = S1S2S3 = S1(S2'+S3')' = 1时，即S1=1,S2'+S3'=0时，电路处于工作状态，否则输出封锁在高电平
3线-8线译码器74HC138
(3)二-十进制译码器
输入端4，输出端10
将输入BCD码的10个代码译成10个高、低电平的输出信号
BCD码以外的伪码，输出均无低电平信号产生
取1010~1111这6个码时，输出均为1（拒绝伪码功能）
10线-4线译码器74HC42
(4)显示译码器
数字、文字、符号代码->译码器->显示器
例：半导体数码管
共阴/共阳
例：七段显示译码器74LS48
LT'：灯测试输入，全亮
置0时输出全为1
RBI'：灭零输入
BI'/RBO'：灭灯输入/灭零输出
RBI和RBO配合使用，可以实现前后多余的0不显示
(5)4线-16线译码器
常用画图符号：BIN-HEX
实现自然二进制向十六进制的转化
译码器的应用
1.
2.
3->8
3.
译码器设置全减器
题4.14
数据选择器 (Multiplexers)
定义：根据需要将多路信号中选择一路送到公共数据线上的逻辑电路（又称多路开关）
输入端：2^n个，输出端：1个
画图常用符号：MUX，如8-1MUX
2选1数据选择器
1. 真值表
A：地址变量，Address
“控制端”
D：数据变量，Data
2. 逻辑式
3. 电路图
4. 集成化
SEL控制端
4选1数据选择器
真值表->逻辑式->电路图->集成化
1.
2.
3. 电路图略
4.
常用74HC153，双4选1数据选择器
S'使能控制端
8选1数据选择器
74HC151
“74”打头：表示内部由TTL（晶体管）组成
“CC”打头：表示内部由MOS管组成
用数据选择器设计组合逻辑电路
1. 逻辑函数（题干要求）
2. 确定数据选择器：3个变量，故选用4选1，74HC153
3. 确定地址变量：A1=A，A0=B
“高对高”
4. 求Di
1. 公式法
易理解但做起题来费眼
2. 图形法
好用！
3. 真值表法
列出输入对应的选通端（如01选通D1），比较此时C的取值，写出应输入的C（如D1=C'）
题目较简单时，可以直接观察得出，如D0=D1=D2=1，D3=D4=C'...
5. 画连线图
例4.3.6
74HC151
Di都为1/0
74HC153
Di中含C（第三个变量）
题4.22（答案P219）
加法器 (Adder)
1位加法器
半加器 (Half Adder, HA)
半加运算不考虑从低位来的进位
2输入，2输出
全加器 (Full Adder)
相加过程中，既考虑加数、被加数又考虑低位的进位
双全加器74LS283
3输入，2输出
多位加法器
串行进位加法器
低位全加器进位输出->高位全加器进位输入
用全加器实现4位二进制数相加
注意：CI=0，即没有进位
优缺点
优点：电路结构简单
缺点：运行速度慢（每一位结果需等待前一位的进位产生）
超前进位加法器
优缺点
优点：运算时间缩短
缺点：电路复杂程度增加
74HC283
例
减去一个数，等于加上它的补码
数值比较器 (Magnitude Comparator)
比较两数，输出大于/小于/等于
1位数值比较器
A＞B时Y1＝1；A＜B时Y2＝1；A＝B时Y3＝1
4位数值比较器
74HC85
级联输入：指前四位相等后，比较后四位，得到结果
若只有4位，I(A>B)=I(A<B)=0，I(A=B)=1
若多于4位，向第二片输出低位的进位结果
例：用两片74LS85组成一个8位数值比较器
(1)输出低位进位的结果给(2)
画图常用符号：COMP
竞争-冒险现象
概念
在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出
两个输入“同时向相反的逻辑电平变化”，称存在“竞争”
因“竞争”而可能在输出产生尖峰脉冲的现象，称为“竞争-冒险”
原因
门电路的延迟时间
例：2线—4线译码器中的竞争-冒险现象
当AB从10→01时，在动态过程中可能出现00或11，所以Y和Y输出端可能产生尖峰脉冲
输入不同的AB可以控制不同支线的数据进入总线。从10到01的过程，是从一条线切换到另一条线的过程，有尖峰脉冲，就会把第三条线的数据传进来
检查方法
1. 分析法
在输入变量每次只有一个状态改变时，只要输出函数在一定条件下可以整理为Y=A+A'(偏"1"冒险) 或 Y=AA'(偏"0"冒险)，就一定有竞争-冒险
此时A和A'之间存在一个传输延迟时间
偏"1"冒险：Y=A+A'=1→0(A=0,A'慢；A'=0,A慢变)→1；
稳态为1
偏"0"冒险：Y=A·A'=0→1(A=1,A'慢；A'=1,A慢变)→0；
稳态为0
例
Y=AB+A'C，当B=C=1时，Y=A+A'存在竞争-冒险
Y=(A+B)(B'+C)，当A=C=0时，Y=BB'存在竞争-冒险
2. 卡诺图法
卡诺图相切处存在竞争-冒险
例
圈1：偏"1"冒险
A'B与AC相切处，B=C=1，A产生冒险
圈0：偏"0"冒险
A+C与A'+B相切处，B=C=0，A产生冒险
注意：仅相切处互变有冒险
3. 观测法
仿真或实际电路，观测有无尖峰脉冲
消除方法
1. 接入滤波电容
尖峰脉冲很窄(高频)，用很小的电容就可将尖峰削弱到 VTH 以下
电容时间常数t=RC，电容越小充放电时间越快
2. 引入选通脉冲
取选通脉冲(类似CLK)作用时间，在电路达到稳定之后，P的高电平期的输出信号不会出现尖峰
使输入稳定后，输出才有效
如：加三态门，变化的时候卡断一下
3. 修改逻辑设计（增加多余项）
例
或上BC，B=C=1时保证输出1
利用卡诺图：把相切的圈起来
时序逻辑电路中的竞争-冒险现象
包括
组合逻辑部分的竞争-冒险
存储电路（触发器）的竞争-冒险
一般认为同步时序中不存在竞争现象，存储电路的竞争-冒险现象仅发生在异步时序电路中
组合电路中，竞争不一定会导致冒险，但出现冒险一定存在竞争
第五章：半导体逻辑电路
触发器
概述
触发器 (Flip-Flops, FF)
概念：能够存储1位二值信号的基本单元电路
特点
有两个稳定的状态，0和1
适当输入信号作用下，可从一种状态翻转到另一种；输入信号取消后，能将获得的新状态保存下来
现态与次态
现态（原态）：Q（Q^n-1）
次态：Q*（Q^n）
逻辑功能描述方法
功能表（特性表）
特性方程
状态图
波形图
触发器分类
按结构
SR锁存器
电平触发的触发器
脉冲触发的触发器
边沿触发的触发器
按逻辑功能（更常见）
SR触发器
JK触发器
D触发器
T和T'触发器
电路结构、动作特点
1. SR锁存器 （基本RS触发器,RS Latch）
或非门
分析：或非门看1，只要输入有1，输出即为0
如下表第二行，SD置1，则Q'输出0；RD为0，Q'再反馈输入0，则Q输出1
功能表
RD:Reset,直接复位端（置0端）
R、S都为1时，Q、Q'都为0，不合相反的逻辑
输入00时，或非门放弃控制，电路退化为两个非门相接
或非门：“高电平有效”，输入SR=00不会对后续电路产生影响，相当于直接去掉
两个非门首尾相接
存储数据的简单电路结构，正反馈，不会在中间态停留，只会存0或1
特性方程
所有SR触发器都是这个
波形图
注意：RS同时由1变为0时，Q为不定态，画×
不是说RS=11时为不定态！！
画波形时应注意最下面是Q'，不是Q*（Q的次态）
画Q'时注意不定态，其余将Q取反即可
与非门
功能表
波形图
注意仅这个与非门SR前面的为低电平有效，后面的与非门是SR是多级的，都是高电平有效
2. 电平触发的触发器 （同步触发器） (Level-Sensitive)
电平触发SR触发器
CLK：“电平触发”
作图注意：若开始CLK=0，则Q默认为0；SR同时为1时先保持，同时变0再不定
仅在CLK为1时输出会发生改变
上升沿也称正边沿，下降沿也称负边沿
约束条件
为避免不定态，正常工作下应遵循CLK·SR=0的约束条件
为何要避免不定态
1. 若SR，CLK同为1，则经过与非门后，都变成了0，这时Q,Q'同为1
2. 当CLK消失后，S,R输入被封锁，则Q,Q'相当于两个反相器接到一起，
3. 由于两个反相器延时不定，故不能确定下一个状态时QQ'是10还是01（输出不定），这对数字电路是很危险的
题5.4
CLK上升沿来临，RS同为1，Q和Q'为1，不合相反的逻辑
带异步（低电平触发）置位、复位端的电平触发SR触发器
同步触发器存在的问题：空翻
定义：在一个时钟脉冲周期中，触发器发生多次翻转的现象
原因：CP=1时，前面两个门都是开着的，都能接收R、S信号，此时R、S发生多次变化，则触发器的状态可能发生多次翻转
电平触发的D触发器 （D锁存器，D-Latch)
法一：SR两个合一个
不存在不定态
解除约束
法二：2选1MUX+整形器
真值表同上
CP=1时输出D，CP=0时保持
特征方程：Q*=D
电平触发JK触发器
书上没有，可类比主从JK触发器，由电平SR接反馈线即得
3. 脉冲触发的触发器 （主从触发器） (Master-Slave)
主从SR触发器
有时要求画Qm的波形，参考同步触发器即可
题5.10
注意CLK下降沿来临时输出才发生改变，否则保持
“延迟触发”
考察CLK=1时的状态，然后在下降沿到来时就此状态而改变（与电平触发的触发器的区别）
“正脉冲触发”
下降沿来临，RS同为1时，Q为不定态，画×
这里不需要RS同时从1回到0，仍然为不定态。可以理解为CLK的优先级更高。（课本原话：当CLK的有效电平消失后，或者SR端的高电平同时回到低电平时，不能确定触发器的次态）
每个CLK周期，输出状态只能改变一次
CLK=1时，主按SR反转，从保持
CLK下降沿到达时，主保持，从根据主的状态反转
逻辑符号
只要看到右边有这个“小直角”，就是主从触发器
因为需要等到CLK的有效电平消失后（即回到低电平），输出状态才改变，所以也把这种触发方式叫做延迟触发
tcd：输入信号变化到输出信号变化的延迟时间
主从JK触发器
把上次的输出加入反馈，决定输入
引入大反馈线，解除约束，JK可以同时为1
因为Q和Q'的反馈(二者相反)，即使最前面的JK同时为1，后面也不会同时为1
CLK=1时，主触发器工作，从触发器保持
CLK=0时，Qm不变，从触发器工作
没有不定态，修正了SR的缺陷
从接线上看，S=JQ'，R=KQ
从功能上看，J相当于S(置1)，K相当于R(置0)
特性方程
推导
S=JQ'，R=KQ
代入SR触发器特性方程：Q*=S+R'Q
列真值表，卡诺图化简
解除了约束条件
主从SR，主为同步SR，clk=1的全部时间里输入信号对主都起控制作用；但主从JK在clk高电平期间，主只可能翻转一次（“一次翻转”）
原因：输出的反馈把输入锁住了
注意CLK=1时如果变化多次，以最初的变化为准(如左图CLK2时K的小脉冲)，而不是CLK下降沿来临的瞬间（边沿特性）
都是主从结构，为什么D触发器就有边沿特性，仅考察一瞬间，而JK只却考察CLK=1时的第一个变化？
正是因为一次反转特性，导致下降沿来临时，从触发器取的Qm是主触发器第一次变化(一次翻转)的结果
逻辑符号：
小直角：下降沿触发
4. 边沿触发的触发器 (Edge-Triggered)
仅在CLK为上升/下降沿时输出会改变，考察上升/下降沿的一瞬间
提高了抗干扰能力
分类 （按实现方法）
1. 用两个电平触发D触发器组成的边沿触发器
分析：其实还是主从结构
CLK=0时，FF1取D给G1，G2不变相当于FF2不通
“主触发器动作，从触发器保持”
CLK=1时，G1不变相当于FF1不通，FF2取G1输出
仅在上升沿瞬间，G1改变了G2，有输出变化，边沿特性
三角表示上升沿触发，其左侧加圆圈表示下降沿触发
来一个上升沿翻转一次
“上升沿动作的主从D触发器”
老版教材：主从的小直角+CLK圆圈=三角
题5.20
具体电路
法一：SR合一个
法二：2选1MUX+整形器
本质：CLK=0时主触发器动作，CLK=1时从触发器动作
对照：下降沿动作的D触发器
拓展：双沿动作D触发器
最后一级使用MUX，构成边沿触发，即上升沿下降沿都会导致输出翻转
2. 利用CMOS传输门的边沿触发器
其实还是主从结构
前面主触发器取数，后面因为TG3断开，输出一直是稳定的
前面因为TG1断开，只能从D取一次数
仅在上升沿瞬间有输出变化，边沿特性
CLK没来上升沿时，Q*输出的是FF2中两个非门储存的初态（不确定）
状态(2)运用到了传输延迟时间，如果没有传输延迟时间，在上升沿来临的一瞬间，Q1'就无效了（不是状态(1)中主触发器取过来的了）
即要求tcd≠0，contamination delay
组合电路可以tcd=0，即输入变化后输出立即变化没有任何延时
时序电路要求tcd≠0，比如此处两个非门G1、G2中存储的数据Q1'在无效前需要传给TG3，这需要借助门电路TG1、G2的传输延迟时间
改进：
有异步置1，置0端，使FF2中初态在上电时回0
注意这里改成了或非门，且SD,RD要接给主触发器的G1G2，如果不接在G1G2，则TG3取数时又把不确定的初态传给G3G4了
带异步复位端RD、置位端SD
复位、置位高电平有效
带RD、SD的触发器比较常见，不要误认为是SR触发器
3. 维持阻塞边沿D触发器
为了克服空翻，在电平触发D触发器的基础上引入三根反馈线
对于D=1：引入L1、L2
L1称为置1维持线
L2称为置0阻塞线
对于D=0：引入L3
L3称为置0维持线
引入了维持线和阻塞线后，将触发器的触发翻转控制在CP上跳沿到来的一瞬间，并接收CP上跳沿到来前一瞬间的D信号
4. 利用门电路tpd(传输延迟时间)的边沿触发器
得到CLK*维持时间（即tpd）极短，相当于考察一瞬间的特性
例：边沿SR触发器
Edge detector：用非门+与门即可实现
pulse steering circuit：脉冲引导电路
其他边沿触发器举例
仅在CLK为下降沿时输出会改变，考察下降沿的一瞬间
JK同为1时，输出翻转；SR同为1时，输出不定
芯片
集成边沿D触发器：74LS74，CC4013
CP即CLK，上升沿触发
集成边沿JK触发器：74LS112，CC4027
74LS112为CP下降沿触发
CC4027为CP上升沿触发
逻辑功能及其描述方法
SR触发器
特性表
特性方程
状态转换图（状态图）
JK触发器
特性表
特性方程
状态转换图
D触发器
特性表
特性方程
状态转换图
T和T'触发器
特性表
T=1时，成为T'触发器
0保持1翻转（左图误，第二行最后应为1）
特性方程
JK接了同一个
状态转换图
不同逻辑功能触发器之间的相互转换
存储器
概述
目标：用起来体量很大，访问起来很快
术语
存储器单元cell：用于存储一个bit的电路单元
单位
字节Byte=8bits
字Word=1~8Bytes=8~64bits
容量：表示特定存储器单元或整个存储器系统能够存储多少
密度：表示容量的另一术语
地址：用于确定某个Word在存储系统中位置
能存储大量二值信息的器件
单元数庞大
输入/输出引脚数目有限
分类
从存/取功能
只读存储器 (Read-Only-Memory, ROM)
1. 掩模ROM
2. 可编程ROM
3. 可擦除的可编程EPROM
随机读/写 (Random-Access-Memory, RAM)
1. 静态RAM
2. 动态RAM
从工艺
双极型(TTL)
MOS型
ROM
概述
特点
读写分离，写慢一些
掉电后数据仍然保存（非易失性）
其实是组合电路
如照相机记忆棒
掩模ROM
掩模(mask)
决定光刻蚀的部位
结构
举例
上侧：地址译码器，与阵列
W0~W3：把A1A0所有最小项引出来，有且仅有一个为0
竖着的线：字线
下侧：或阵列
D0~D3：把某些最小项的和引出来
D0=(W0+W1)'
D1=(W1+W3)'
D2=(W0+W2+W3)'
D3=(W1+W3)'
横着引出D的线：位线
输入地址，输出数据
地址A，数据D，字W
横着看，即观察某一字线输出1时，对D0~D4的影响
二极管位置，即D0~D4的0的位置
横着读实现存储，竖着读实现组合电路
容量：4*4
2^地址线条数(字数) * 位线条数(位数)
W给高时MOS接地，或非逻辑
D0=(W0+W1)
特点
出厂时已经固定，不能更改，适合大量生产
简单，便宜，非易失性
可编程ROM (PROM)
总体结构与掩模ROM一样，但存储单元不同
熔丝由易熔合金制成
“烧写”
出厂时，每个结点都有
编程时将不用的熔断
一次性编程
可擦除的可编程ROM (EPROM)
总体结构与掩模ROM一样，但存储单元不同
用紫外线擦除的PROM (UVEPROM)
编写需要编写器，擦除需要擦除器
背后有个小的石英窗口，用于擦除
叠栅注入MOS管 (SIMOS, Stacked gate Injuction MOS)
电可擦除的可编程ROM (E²PROM)
克服UVEPROM擦除慢，操作不便的缺点
采用FLOTOX(浮栅隧道氧化层MOS管)
T2占位置，导致面积大
快闪存储器 (Flash Memory)
为提高集成度，省去T2（选通管）
叠栅MOS管（类似SIMOS管）
用存储器实现组合逻辑函数
例1
容量：2^4 * 4
2^地址线 * 数据线
打点即实现连接（通过二极管，MOS等）
例2
用一个ROM实现二进制码到格雷码的转换
例3
用ROM和寄存器实现同时模10加/减可逆计数器，X=0加法，X=1减法
RAM
概述
特点
读写同时，速度相仿；掉电就没了（数据易失）
也可以作组合电路，但要注意先写数据，然后不要掉电
静态随机存储器（SRAM）
结构与工作原理
译码：二维，行+列，省线
行2^6条+列2^4=80条
若为一维(ROM)，则2^10=1024条
X和Y相当于ROM的字，把所有最小项引出来
如：A0~A3都置1，则Y15置1，Y0~Y14置0，最终右下角的4个存储单元（行63列60~63）引出来，或读或写
SRAM的存储单元
六管N沟道增强型MOS管
存储单元
两个反相器首尾相连，T1T2为一个反相器，T3T4为一个反相器
注意两侧是一个反相器的一首一尾，逻辑相反
行线选通
读写控制电路
用两个写，避免两反相器首尾相连无法写入数据的问题
写在一个反相器的入和出
CS'=1时，A1~A3高阻锁死
动态随机存储器（DRAM）
利用MOS管栅极电容可以存储电荷的原理
用电容实现存储，两个电容两个管子
问题：电容会漏电，需要刷新电路反复写
存储器容量的扩展
位扩展方式
适用于每片RAM,ROM字数够用而位数不够时
接法：将各片的地址线、读写线、片选线并联
例：用八片1024 x 1位→ 1024 x 8位的RAM
IO口不一样，读/写的数据就不一样，R/W'仅控制读写的状态，故连在一起
字扩展方式
适用于每片RAM,ROM位数够用而字数不够时
例：用四片256 x 8位→1024 x 8位 RAM
分析
问题：4片小的每一个都有8位
接法1：A9A8地址译码
接法2：A1A0地址译码
总结：A0~A9任意两位都可以进行地址译码，要结合实际问题，比如A1A0代表某一楼层的编码，那么一个楼层的数据都存在一片RAM中
两种扩展方式不矛盾，可以同时采用，但要注意不要浪费存储器
可编程逻辑器件 (Programmable Logic Device, PLD)
1. 概述
特点
数字集成电路从功能上有分为通用型、专用型两大类
按通用器件来生产，但逻辑功能是由用户通过对器件编程来设定的
发展和分类
分类
1. PROM是最早的PLD
2. PAL 可编程逻辑阵列
3. FPLA 现场可编程阵列逻辑
4. GAL 通用阵列逻辑
5. EPLD 可擦除的可编程逻辑器件
6. FPGA 现场可编程门阵列
7. ISP-PLD 在系统可编程的PLD
术语
1. Field：在现场
Online/Offline：在线/离线
2. Programmable：可编程
3. Logic：逻辑
4. Array：阵列
5. General：通用
6. Erasable：可擦除
7. Complex：复杂
8. Device：器件
集成电路
1. 小规模(SSI)
门电路<10个
2. 中规模(MSI)
10~100
3. 大规模(LSI)
100~10000
4. 超大规模(VLSI)
10 000~100 000
5. 甚大规模(ULSI)
>100 000
LSI中用的逻辑图符号
打点/叉表示连接
不连接+门电路打叉=全连接
省略三态门符号，控制端放侧面即三态
2. 现场可编程逻辑阵列 (Field Programmable Logic Array, FPLA)
组合电路和时序电路结构的通用形式
ROM：与阵列不可编程，或阵列可编程
ROM的与阵列引出了所有的最小项，如果用ROM实现，集成度很低
可编程的“与”阵列+可编程的“或”阵列
输出加触发器，回到与阵列
3. 可编程阵列逻辑 (Programmable Array Logic, PAL)
基本电路结构
可编程“与”阵列 + 固定“或”阵列 + 输出电路
可以把输出接回来，扩展实现多个或项（代入定理）。但如果连到了反馈项中，就变成了异步反馈的大回环电路
编程单元：出厂时，所有的交叉点均有熔丝
PAL的输出电路结构和反馈形式
1. 专用输出结构
用途：产生组合逻辑电路
2. 可编程输入/输出结构
用途：组合逻辑电路，有三态控制可实现总线连接可将输出作输入用
3. 寄存器输出结构
用途：产生时序逻辑电路
4. 异或输出结构
5. 运算反馈结构
问题：封装完全一样，就像160/161，只更改了后缀，对使用者不方便
4. 通用逻辑阵列 (Generic Array Logic, GAL)
基本电路结构
可编程“与”阵列 + 固定“或”阵列 + 可编程输出电路
编程单元：采用E2CMOS 可改写
电可擦除，不用熔丝
OLMC
OLMC：输出逻辑宏模块，功能可定制
红色部分：保留了PAL输出部分的组合逻辑
D触发器：保留的PAL输出部分的寄存器（产生时序）
XOR：异或，用于取反输出
下面的输入端，输入0不取反，输入1取反
MUX：多路开关
实现各种可能的输出结构
5. 可擦除的可编程逻辑阵列 (Erasable Programmable Logic Device, EPLD)
基本电路结构
结构特点：“与-或”阵列（PAL） + OLMC
采用EPROM工艺，集成度提高
把组合逻辑从OLMC中退出来了
复杂的可编程逻辑阵列CPLD
在器件内部不再是与或阵列，而是各种小模块，如IOC(输入输出单元),GLB(通用逻辑模块),GRP(全局布线区)
在系统可编程，无需将编程的器件挪出来
6. 现场可编程门阵列 (Field Programmable Gate Array, FPGA)
基本结构
1. IOB
可以设置为输入/输出
输入时可设置为：同步（经触发器）/异步（不经触发器）
2. CLB
组合逻辑：内含LUT（查找表/真值表）
LUT至多8输入，单输出
LUT采用的是数据存储表，不是与或阵列
LUT用RAM制作，掉电就没了
等腰梯形：MUX，数据可以从外部输入，也可以从LUT输入；可以选通D触发器，实现时序/组合逻辑
SRAM型FPGA唯一的硬连接，数据掉电就没了
本身包含了组合电路和触发器，可构成小的时序电路将许多CLB组合起来，可形成大系统
每一个小的CLB都相当于一个可编程模块
3. 互连资源
全局布线资源：SM(Switch Matrix, 开关矩阵)阵列
SM内部是一些管子，靠数据进行选通，没有硬链接
4. SRAM
分布式，每一位触发器控制一个编程点
编程数据的装载
配ROM，实现数据不易失
7. 在系统可编程通用数字开关 (in-system-programmable Generic Digital Switch, ispGDS)
硬件软件化
第六章：时序逻辑电路
概述
组合电路与时序电路的区别
时序电路也称状态机，State Machine
时序逻辑电路的分类
按动作特点
同步：所有触发器状态的变化都是在同一时钟信号操作下同时发生
CLK都是一个
异步：触发器状态的变化不是同时发生
CLK不是一个
按输出特点
米利(Mealy)型
输出取决于存储电路的状态、输入变量
穆尔(Moore)型
输出仅取决于存储电路的状态
可看作米利型的特例
时序逻辑电路的功能描述方法
逻辑方程组
特性方程
驱动方程
时钟方程
状态方程
输出方程
状态表
图
卡诺图
状态图
时序图
逻辑图
时序逻辑电路的分析方法
分析步骤
1. 电路图
几个触发器
有无输入输出
同步异步
2. 时钟方程、驱动方程、输出方程
时钟方程
仅异步（多个CLK）需要
驱动方程
J1=...，K1=...（看图上接线）
输出方程
Y=...
3. 状态方程
将触发器的特性方程代入驱动方程，得到状态方程
Q1*=...，Q2*=...
4. 状态表、状态图
现态->次态
箭头上方：表示输出
5. 时序图
6. 判断逻辑功能，检查自启动
同步七进制加法计数器，能自启动
若没有无效状态，则不存在自启动
几个概念
若干常用的时序逻辑电路
寄存器和移位寄存器
寄存器
由具有存储功能的触发器组合起来构成，用来存放二进制数据或代码
步骤
清零
送数
保持
例
移位寄存器
例：单向移位寄存器
来一个clk右移一位，共需4个
双向移位寄存器
74LS194
DIR：数据输入右（右移数据的输入端）
DIL：左移数据的输入端
应用
计数器
能够记忆输入脉冲个数的电路
分类
触发器是否同时翻转
同步（同一个CLK）
二进制
加法
减法
可逆
十进制
N进制
异步
数字增减
加法
减法
可逆
容量
二进制
十进制
N进制
器件实例
"16"
74LS160
十进制，0000~1001(0~9,8421码)
异步清零，同步置数
例
十进制，故1001后是0000
74LS161
4位同步二进制
16进制（即4位二进制，即模16），0000~1111
VCC：接5V
EP、ET：工作状态控制端
RD'：异步复位端
D0~D4：数据输入端
LD'：预置数控制端
C：进位输出端
进位时输出1
同步置数（置数要CLK控制），异步清零（清零不需要CLK控制）
“计数”：计来的脉冲的数目
74LS163
16进制（4位二进制），0000~1111
同步置数，同步清零
"19"
74LS191
单脉冲
4位同步十六进制可逆
“可逆”：可加可减
S'：使能控制端
置1起到保持作用
U'/D：加法/减法控制端
置0时做加法计数
置1时做减法计数
C/B：进位/借位信号输出端，也称最大/最小输出端
加法计数，1111时，C/B置1，有进位输出
减法计数，0000时，C/B置1，有借位输出
CLK0：串行时钟输出端
当C/B=1时，在下一个CLK1上升沿到达前，CLK0端有一个负脉冲输出
CLK1：时钟输入信号
无清零功能
异步置数
加法计数：CLK1来一个脉冲进一位，如0000->0001
74LS193
双时钟十六进制加/减计数器
异步置数，异步清零
双时钟
CLKU：加计数脉冲
CLKD：减计数脉冲
RD清零端
74LS190
十进制，单时钟，可逆
与190类似，差别在进制
"29"
74LS290
异步二-五-十进制计数器
S9(0)、S9(1)：置9端
R9(0)、R9(1)：清0端
同时为1时清零
异步清零，异步置9
例：十进制接线
例
置零法构成六进制
0110时，清0
0110为过渡态，考虑进制时不算
法一：几个实箭头就是几进制
实箭头代表CLK脉冲来临
法二：几个状态就是几进制
过渡态不算
如0000~1001共十个状态就是十进制
置9法构成六进制
十进制，故1001后是0000
注：不可将输出端相互短路（线与）
任意进制计数器的构成方法
置零法（复位法）/置数法（置位法）
N进制计数器构成M进制计数器
M<N
一片N进制即可实现
例：74LS160
异步清零，同步置数
置零法
当Q3Q2Q1Q0=0110时，RD'=0
置数法
当Q3Q2Q1Q0=0101时，LD'=0
当Q3Q2Q1Q0=0101时，LD'=0
M>N
需用多片N进制计数器
M可分解为N1*N2(N1,N2<N）
串行进位
低位片的进位信号作为高位片的时钟输入信号
左边进位时，右边才得到一个脉冲
并行进位
以低位片的进位信号作为高位片的工作状态控制信号
10*10=100
左边进位时，右边才计数一次(EP=ET=1才计数)
100进制
M不可分解（素数）
整体置零
异步清零，即左9直接清零无需脉冲
整体置数
同步置数，即左8再来一个脉冲置数
29进制
移位寄存器型计数器
环形计数器
结构特点：D0=Q3
n级计数器，有n个有效状态
构成四进制计数器,不能自启动
扭环形计数器
结构特点：
n级计数器，有2n个有效状态
序列信号发生器
设计思路1
一个器件实现状态转换，如计数器
一个器件实现序列信号输出，不同状态分别对应0或1
例1
74161实现状态转换
8-1MUX实现序列信号输出
例2
用一个计数器74161和一个8选1数据选择器74151及必要的门电路设计一个脉冲序列发生器:当X=0时产生序列信号101010:当X=1时产生序列信号0011101。
74161实现状态转换
8-1MUX实现序列信号输出
例3
74194接成扭环形计数器实现状态转换
门电路实现序列信号输出
设计思路2
用带反馈逻辑电路的移位寄存器，序列信号的位数为m,移位寄存器的位数为n,则应取2"≥m
借助Q实现序列信号输出
反馈逻辑电路实现状态转换
例
产生00010111这样一组8位的序列信号
借助Q2实现序列信号输出
时序逻辑电路的设计方法
带有进位输出端的十三进制计数器
1. 建立原始状态图
该电路不需输入端,有进位输出用C表示，规定有进位输出时C=1，无进位输出时C=0。
不要写S0，写0000
用0001代表S0也可，但对应下角标0000更好看
2. 状态分配（状态表）
因为23<13<24，因此取触发器位数n=4（4位2进制）
3. 状态化简（卡诺图），次态方程
法一：卡诺图得最简，观察状态方程
由卡诺图得状态方程
比较JK触发器的特性方程
Q*=JQ′+K′Q
得到驱动方程
J3=Q2Q1Q0
K3=Q2'
法二：卡诺图每八个可圈，直接得驱动方程
X圈了，说明这个无关项引入了
4. 画电路图
5. 画状态转换图，检查自启动性
从图上任一状态开始，能进入有效循环，则能自启动
串行数据检测器 （P314 例6.4.2）
连续输入3个或3个以上的1时输出为1；其他输入情况下输出为0
1.状态图
2.状态表
3.卡诺图，状态方程，驱动方程
4.逻辑图
5.检查自启动
如不能自启动，想办法将无效状态引入有效循环
如11，建议引入10而不是00，这样只需要改变一个状态方程
再从头重新列状态表，只需列变了的就可以
例6.4.4，例6.4.5
第七章：脉冲波形的产生和整形
概述
常见脉冲信号
方波脉冲：占空比0.5
描述矩形脉冲特性的主要参数
1. 脉冲周期T：周期脉冲相邻的两个波形重复出现所需时间
2. 脉冲频率f：单位时间脉冲重复的次数，f=1/T
3. 脉冲幅度Vm：脉冲电压的最大变化幅度
4. 脉冲宽度tw：脉冲上升沿0.5Vm到下降沿0.5Vm所需的时间
5. 上升时间tr：脉冲前沿从0.1Vm上升到0.9Vm所需的时间
6. 下降时间tf：脉冲后沿从0.9Vm下降到0.1Vm所需的时间
7. 占空比q：脉宽tw/脉冲周期T
获取矩形脉冲的方法
脉冲波形发生电路：直接产生
多谐振荡器
脉冲波形整形电路：对已有波形进行整形、变换
施密特触发器
缓慢变化/快速变化的非矩形脉冲→陡峭的矩形脉冲
单稳态触发器
宽度不符合要求的脉冲→符合要求的矩形脉冲
脉冲信号的产生与整形电路的实现
1. 用门电路构成
2. 用专用集成电路
3. 用555定时器构成
一阶线性电路的暂态分析
一阶电路：一个独立的储能元件的电路，经串、并联可化简为RC/RL电路
一阶线性电路的分析
解微分方程法
一阶电路的零输入响应
零输入响应：换路后外加激励为0，仅由动态元件初始储能产生电压和电流（放电过程）
RC电路
分析u、i：列动态电路方程-解微分方程
（同上式）
电压、电流是随时间按同一指数规律衰减的函数
响应与初始状态成线性关系，其衰减快慢与RC有关
τ=RC，一阶电路的时间常数
电容电压衰减到原来电压36.8%所需的时间
工程上认为，经过3τ-5τ，过渡过程结束
RL电路
分析u、i：列动态电路方程-解微分方程
电压、电流是随时间按同一指数规律衰减的函数
响应与初始状态成线性关系，其衰减快慢与L/R有关
τ=L/R，一阶电路的时间常数
一阶电路的零状态响应
零状态响应：动态元件初始状态为零，由t>0电路中外加激励作用所产生的响应
RC电路
非齐次线性常微分方程
特解：强制分量，稳态分量
uc'=Us
通解：自由分量，暂态分量
uc''=Ae(-t/RC)
全解=特解+通解
电流
表明
电压、电流是随时间按同一指数规律变化的函数
电容电压由两部分构成
响应变化的快慢，由时间常数τ=RC决定，τ大充电慢
响应与外加激励成线性关系
能量关系（积分推导）：电源提供的能量一半消耗在电阻上，一半转化成电场能量储存在电容中
一阶电路的全响应
全响应：电路的初始状态不为零，同时又有外加激励源作用时电路中产生的响应
全响应
以RC为例
通解，特解与零状态相同，积分常数A与零状态不同
uc(0+)与零状态不同，需考虑电路初始状态
uc(0-)=uc(0+)=U0
uc(0+)=A+Us=U0
全解
全响应的两种分解方式
1. 电路的两种工作状态
全解=稳态解+暂态解
物理概念清晰
2. 因果关系
全响应=零状态响应+零输入响应
便于叠加计算
三要素法
公式
三要素
趋向值（稳态值，稳态解）：x(∞)
用t→∞的稳态电路求解
初始值：x(0+)
用0+等效电路求解
时间常数：τ
公式中[x(0+)-x(∞)]即A
施密特触发器
施密特反相器
中间图形表示其滞环特性
与普通反相器区别：上升时与上限阈值电压相比，下降时与下降阈值电压相比（滞环特性）
（左侧为施密特）
门电路组成的施密特触发器
电路组成（CMOS电路）
回顾：CMOS非门的电压传输特性
原理：滞环特性
变化过程
VO↑时，正反馈VI↑（瞬时极性法/叠加原理）
正反馈使得边沿特性好（迅速跳变）
跳高前瞬间
VI'即左图VA，当VA=VTH时，VI=VT+可解出
结论：
VT+指输入正向变化时遇到的门槛电压
跳低前瞬间
叠加定理/电流相等，VI=VT-可解出
结论：
说明
要求R1<R2：如果R1太大，即便VI输入高，VA也达不到VTH，就不会发生跳变
触发器(Trigger)，不用于存储
前面触发器是Flip Flop，用于翻转、存储
回差电压：
符号：
边沿特性好（一下就上去了），而输入输出逻辑不变（同相施密特）
拓展：具有施密特特性的反相器
集成施密特触发器
双极型IC（TTL）
电路组成
原理
输入低→高
（正反馈）
结论：
输入高→低
结论：
问题：VOL'=VE2+VCES2，会比较高，左图给的太理想了
器件示例：74LS13
二极管
下面四个：保护电路
上面四个：与门，ABCD都高才高；有一个低VB1就是低+0.7V
电平偏移
原来≥1.4V就能驱动后面，加上这一级要≥2.8V才行
与非门
后面输出电路实现非逻辑
CMOS IC
VDD不一样，则滞环不一样
施密特触发器的主要特点
输入信号在上升和下降过程中，电路状态转换的输入电平不同
电路状态转换时有正反馈过程，使输出波形边沿变陡
施密特触发器的应用
1. 波形变换
前面接正弦波振荡器
2. 鉴幅
鉴别并选择幅度大于VT+的脉冲信号进行输出
检测噪声/污染超标次数
脉冲取反，接到161的EP,ET上，接1s一次的CLK避免噪声（过短时间的超标）
3. 脉冲整形
4. 接口
前面接CMOS，驱动TTL
单稳态触发器
特点
1. 有一个稳态和一个暂稳态
2. 在外界触发信号作用下，能从稳态→暂稳态，维持一段时间后自动返回稳态
3. 暂稳态维持的时间长短取决于电路内部参数
门电路组成
积分型：G1和G2为TTL门
因为是TTL门，R不能太大，避免G2感受不到低电平（输入负载）
原理分析
VA因为有电容，暂时保持为高，使得VO=VOH
进入暂稳态时，缓慢放电，即积分过程
放电取决于前面的VO1
如果VI不下降的话会一直放电
如果没到VTH时VI就下降，则暂稳态未结束就重新充电
性能参数计算
输出脉宽（放电）
三要素法分析（把电路打开）：门电路看作有内阻的电压源
放电等效电路
G2不参与放电（直接经过两个二极管到地了），故放电电阻等效不考虑G2
V(∞)=0
如果没充完电又来VI↑，会导致输出脉宽tw变小
tw即VA从VOH放电至VTH的时间
R+RO，G2无影响
tw算式仅取决于电路内部参数，与VI无关，如果与VI有关则不为单稳态电路
充电时间
电路恢复时间
RO'为G1输出高电平时的等效电阻
简化计算，不考虑G2（实际是有的）
3~5：时间常数，不精确
t=3~5τ时，零状态响应Uc>0.95Us
电路分辨时间td=tw+tre
对比多谐振荡器：这里充电的起始电压大小取决于VI下降沿来临的时间（人为），不取决于电路本身
改进（加了个反馈）
微分型：G1和G2为CMOS门
原理分析
稳态即直流，电容隔绝直流，认为电容上无电压
电容两端的压差不能瞬时变化（电容的特性，可用于耦合交流信号）
正反馈到VO1（左图误）
进入暂稳态时，电容C直接耦合，即微分作用
Cd：电容隔直通交，VO1反馈回来时Vd已经降到低电平
VO1上升沿并不是和上面的VI1对齐的，完全可以让VI窄/宽一些（仅触发作用）
电容两端压差(1/2VDD)不突变，故VO1取高时，VI2迅速跳变到3/2VDD，但由于G2保护电路二极管的钳位作用，迅速回落到VDD+0.7
C放电不再受VI的影响，解决了积分型电路的问题
性能参数计算
输出脉宽（充电）
充电等效电路
RON即CMOS门电路下拉部分的导通电阻，很小可以忽略
G2是CMOS，输入端不取电流，故充电的等效电阻不考虑G2
不要记结论！如后面的非门换成施密特非门，这里VTH就要换成VT+
输出脉冲幅度
V=VOH-VOL≈VDD
放电（恢复）时间
放电等效电路
恢复时间tre，分辨时间td
电容放电是形成了一个回路的过渡过程，而不是单边的过渡过程，因此要考虑G2
对比多谐振荡器：放电的起始电压大小虽然取决于电路本身（VDD+0.7），但放电时间并不用三要素法求算，用不到放电的起始电压大小
微分电路、积分电路具体解释
微分电路
波形转换
微分电路可把矩形波转换为尖脉冲波
输入输出关系
此电路的输出波形只反映输入波形的突变部分，即只有输入波形发生突变的瞬间才有输出。而对恒定部分则没有输出。
RC取值
输出的尖脉冲波形的宽度与R*C有关（即电路的时间常数），R*C越小，尖脉冲波形越尖，反之则宽。
RC越小，tw越小
此电路的R*C必须远远少于输入波形的宽度，否则就失去了波形变换的作用，变为一般的RC耦合电路了，一般R*C少于或等于输入波形宽度的1/10就可以了
积分电路
波形转换
积分电路可将矩形脉冲波转换为锯齿波或三角波，还可将锯齿波转换为抛物波
RC取值
电路的时间常数必须要大于或等于10倍于输入波形的宽度
集成单稳态触发器
74 121
利用了触发器的脉冲展宽特性，外接了RC
非重触发：如74LS121
可重触发：如74LS122
用途
1. 定时：产生一定宽度的方波
2. 延时（脉冲展宽）：将输入信号延迟一定时间后输出
uo：定时
uo'：延时（展宽）
3. 整形：把不规则波形变为宽度、幅度都相等的脉冲
多谐振荡器
自激振荡，不需外加触发信号
分类
1. 对称式多谐振荡器(TTL)
工作原理(TTL)
未振荡时打开G1
TTL输入端有电流，RF1会分压
G1曲线，RF1直线(vi相关与vo的外部函数)，交点即静态工作点
叠加定理求直线方程
电压波形
静态（未振荡时）应是不稳定的
看上图静态工作点
正反馈
判断C充放电（仅数电适用）：如果C这个过渡过程引起了门电路输入那一点降低，认为是放电
C1充电：①RF2压降形成电流给C1充电；②G2为TTL电路，输入低时输入端给C1充电（可认为C1充电比C2放电快）
C2放电：把右端高电平耦合到左边，引起R1压降，C2放电
左图黄色左端
C1放电的起始：看VI2，VTH+(VOH-VOL)
VOH-VOL是VO1抬上去的，C1把它耦合到右边
C2充电的起始：看VI1，VIK
VIK即G1钳位，-0.7V
放电起始没到VTH，但是接近了，所以知道它跳过VIK钳位了
对TTL，仅下(输入低电位)有钳位保护；对CMOS，上下都有钳位保护
左图黄色右端
振荡频率计算
C1充电等效电路
VE求解
解一：VE=VOH+RF2的分压
解二：戴维宁
注意V(∞)=VE
对称电路，C1充电时间=C2充电时间=C1放电时间，故为2倍
振荡频率：f=1/T
放电等效电路
不常用，有一半的电容没有起到C过渡过程的作用
2. 非对称式多谐振荡器(CMOS)
工作原理(CMOS)
直线：vo=vi，因为CMOS输入端不取电流
电压波形
RP解除钳位，故能跳上VTH+VDD，跳下VTH-VDD
脉冲宽度计算：TW=T1+T2
T1：C充电，
取VTH=1/2VDD，则T1=RCln3≈1.1RC
T1=T2，可理解为充放电过程对称
T2：C放电，
RON即MOS管的导通电阻
V(∞)=VDD
取VTH=1/2VDD，则T2=tw=ln3RC≈1.1RC
放电过程对应输出脉宽tw
3. 环形振荡器
最简单的环形振荡器(TTL)
负反馈
正负反馈并不是电路稳定的判定标准，如果是赋值过大的负反馈，电路一样会振荡
tpd：TTL非门的传输延迟时间
v11=1待3tpd跳低，再待3tpd跳高，故周期T=6tpd
静态工作点求解
直线：vo=vi1，即上面那条导线的工作特性
交点即静态工作点，不会很稳定，vi1稍有扰动即变化
实用的环形振荡器(TTL)
真正工作起来后，C上电压一直在VTH附近徘徊，徘徊时间为3tpd，故工作周期与RC无关
大致周期求算：
1. 假设C在充电，到达VTH后要回来中断充电，需要经过3tpd
准确3tpd
2. C开始放电，大约放3tpd后放电到VTH
放电约3tpd
3. 回落到VTH后，再经3tpd后回来终止放电，C开始充电
准确3tpd
4. 大约充电3tpd到达VTH
充电约3tpd
T≈12tpd
C对交变信号进行耦合
波形分析
1. VI2取低，则C左侧低，因为直接接G1相当于经过一个三极管接地
2. VI3取低，R左侧为高，故形成电流，开始给C右侧极板充电
3. 充电到VI3=VTH时，VO拉低，VI1=0，VI2=1，直接抬高VI2
4. R左侧低右侧高，C开始放电，放到VTH，VO抬高，VI1=1，VI2=0，直接拉低VI3（VI3放到VTH直接跳下来作为充电起点）
因为有Rs存在，解除了G3低电平时的钳位。如果没有Rs，那么跳下来只能到-0.7V，而不是VTH-(VOH-VOL)
RC常数计算
充电等效电路
VE：VOH2+R分压（左图分母应为R+R1+RS）
RE：R//(R1+RS)
C左侧因为直接接TTL门电路，Ron很小，直接忽略了，相当于接地
只是“相当于”，前面单稳态电路在等效时是一端VOL一端地，这里是一端VE一端VOL
G3参与充电，电阻等效时需要考虑
VE和RE视作有内阻的电压源，其组成部分有VOH2,R,R1,VBE,Rs
放电等效电路
G3不参与放电（经过两个二极管到地了），电阻等效不考虑
4. 用施密特触发器构成的多谐振荡器
右侧T2有误，vdd应改为0
这里不一定是vdd或0，要看vo高低值
原理
1. 刚上电时，电容上面没有电荷，vi=0，vo=1，1给C充电
2. C充到VT+，(经tpd后)vo=0，C对0放电
3. C放到VT-，(经tpd后)vo=1，1给C充电
负反馈，占空比不可调
这里不一定是vdd或0，要看vo高低值
充放电各走一个回路，通过控制R1R2从而调整T1T2，即调整电路占空比
注意占空比分子是T1，即R2充电过程
5. 石英晶体多谐振荡器
接入电路后，电路的振荡频率为f0，与外接的RC无关
f0是石英晶体固有的谐振频率
并不是石英晶体本身产生方波
石英晶体可以理解为一种选频电路，其他频率的都衰减了
“多谐振荡”：方波展开，5~7次谐波叠加就很像方波了
石英选出来正弦波，再加一级施密特就是方波了
555定时器 （数/模混合IC）
简介
功能
电压范围宽
TTL：4.5~16V
CMOS：3~18V
提供接口电平
输出一定功率，驱动微电机、指示灯、扬声器等
型号
TTL
单定时器：555
双定时器：556
CMOS
单定时器：7555
双定时器：7556
逻辑功能、外部引线完全相同
仅8个管脚
555定时器
电路结构
元件
3个5kΩ的电阻
进行分压：各1/3 VCC
电压比较器（C1,C2）
+大输出1，-大输出0
RS触发器
外部RD'=0时，Q'=1，Q=0（异步清零）
vc1即R'，vc2即S'
输出缓冲器（G3,G4）
OC输出的三极管（TD）
饱和导通：DISC接地
截止：DISC与地断开
基极电阻有范围
端口
1. GND
2. TR'：触发端
第一个输入
3. OUT
4. RD'：复位端
置0时相当于输入高
5. VCO：控制端
改变VR1和VR2的值（两个比较器的参考电压）
悬空：通过一个小电容0.01uF接地
滤波电容，提高VR1,VR2的稳定性
也可以接电阻改变VR1和VR2
6. TH：阈值端
第二个输入
7. DISC：放电端
8. VCC
注：第六版更新
参考电压VR1,VR2变成了中间两个
VC1变成了R，VC2变成了S
功能表完全一样
功能表（输入/输出关系，老版）
（控制端VCO悬空）
高0，中保持，低1
输入模拟信号，输出数字信号
模拟一般在输入端，用的少；数字一般用在输出，常用于集成
老版的中间相当于R'S'(低电平有效)，如左图第二行：R'=0(低电平，有效)，输出置0(Reset)
用555定时器接成施密特触发器
电路组成
两个输入（阈值端、触发端）接到一起了
原理
三角波整形成了输出跳变的矩形脉冲
电压传输特性（滞回特性）
用555接成多谐振荡器
555→施密特→多谐
背图：
R1：OC门上拉电阻
R2：对应左图R
RC计算
充电T1
VCC通过R1+R2
放电T2
放电时输入高，TD的CE导通，R即R2，与R1无关
充电占时间多
用OC门而不是vo来对C充电：不影响带负载能力
改进：充电只过R1，放电只过R2
用555定时器接成单稳态触发器
电路组成
把下面的甩出来，用于输入
C的作用：通过TD充/放电，改变阈值端TH的输入值
背图：
原理
1. 稳态（没有触发信号，VI=1，即>1/3VCC）
分析稳态：改变两个输入端TH,TR，使得VC1=1,VC2=1时Q=0保持(稳态)
TR(2)是人为的输入改变的
TH(6)是TD充放电改变的
2. 下降沿触发（VI↓，进入暂稳态）
VI接“触发端”
3. 自动返回（暂稳态结束）
VI回到1/3VCC以上，避免VC1=VC2=0导致的Q=Q'=1
注意充电时vo=1
4. 恢复过程
RC参数求算
充电时间
充电起始：0
V(∞)=VCC
放电时间
不构成RC电路
VI宽度要求
要保证VI宽度小，即给予一定时间让C放电恢复暂稳态，否则vc在2/3 VCC附近反复充放电，输入端vc产生高频振荡波波形
解决：RC微分电路，把vIL变成窄脉冲
要保证Cd右侧能跳下1/3VCC
类似：集成运放的微分运算电路
改进：可重复触发
暂稳态时，TD截止，C充电
解决方法：TD左侧加对管，TD截止时打开左侧对管实现C放电
对管受Q控制
第八章：微控制器设计
算法状态机设计
概述
控制器和数据处理器的关系
控制器的逻辑设计
经典时序逻辑方法 + 寄存器传送方法
四种方法
1. 每个状态一个触发器
2. 序列寄存器―译码器法
3. PLA控制法
4. 微程序控制法
状态机设计概述
状态机：按有序方式遍历预先确定的状态序列的数字逻辑功能电路
两种基本操作
1. 内部状态转换
遍历某一确定的状态序列，其中次态由次态译码器根据现态和输入条件来确定
2. 根据状态转移产生输出信号
输出译码器根据现态和输入条件可确定输出信号
有限状态机(FSM)
输出取决于过去状态和当前状态
莫尔(Moore)机
输出只是当前状态的函数
米里(Mealy)机
输出是当前状态和输入信号的函数
统一优化方法
消除毛刺
Gray码状态编码
输出加入寄存器
状态完全编码
同步时序电路
算法状态机图ASM (Algorithmic State Machine Chart)
ASM图符号
状态框
判断框
条件框
ASM图的时间划分
ASM块
定义：一个状态框和它下属的几个判断框、条件框
作用：一个时钟周期内系统的工作情况
构成
数据子系统
完成各种操作
控制器
转换的后续状态
特点：按时钟的节拍描述整个数字系统
ASM图与流程图
与流程图的区别
流程图中表明事件的顺序
而ASM图还进一步表明了状态的顺序
流程图中的工作块--ASM图中的状态框
但如果工作块的操作不能在一个CP内同时进行，在ASM图中就必须将其分为几个状态框，在这几个状态之间实现无条件转移
流程图中的判断块--ASM图中的判断框
但如果判断条件是上个操作的结果，那么在ASM图中应在此判断框前增加一个状态框，因为在ASM图中，各个ASM块的执行时间是同一个CP的有效边沿，如果不增加一个状态框，则判断条件对应于前一个CP的工作块的操作结果
一般在ASM图的最上层加一个起始状态
例1：010检测电路
1. 分析
米里型时序电路，其输出Z与输入信号有关
设S0为起始态，S1为收到X序列里的0后的状态，S2为收到X序列里0–1后的状态，若接着后面X输入的是0的话，则输出Z=1，并且状态返回S0
2. 状态转换图
3. ASM图
由状态转换图直接可得ASM图！
例2：米里型同步模4可逆计数器
1. 分析
当控制信号x=0时，计数器对输入脉冲CP进行累加计数，并在累加4个脉冲时，输出进位z=1
当控制信号x=1时，计数器对输入脉冲CP进行累减计数，并在累减4个脉冲时，输出借位z=1
两个二进制寄存器，R=R1R2
具体算法
2. 状态图
3. 算法流程图
4. 逻辑图
控制单元：对指令和数据流实施时间和空间上的正确控制
数据处理单元：在控制信号的控制下，有序地实现数据处理操作
状态机设计步骤
步骤
1. 确定任务
2. 画状态图
3. 画状态表，简化
或：根据状态图和输出函数画状态转移图
4. 建立激励函数、输出函数，画逻辑电路
例1：由ASM图求电路图
1. 状态分配
S0、S1、S2、S3和S4五个状态，用三位状态变量Q2、Q1、Q0的二进编码
编码的ASM图
这里用的是Gray码
状态分配图
2. 建立激励表
状态寄存器选择D触发器
分析分支情况
S0(000)有状态分支
当START=0时，D2=D1=D0=0，下一时钟Q2=Q1=Q0=0
当START=1时，D2=D1=0，D0=1，下一时钟Q2Q1Q0=001
故次态为00S
S1→S2，S2→S3，S3→S4均为无判别条件的状态转换
状态(S1、S2、S3)相应的小方格，填入次态的二进制编码
S4(110)的分支情况
当K=1时，转换为状态S2(011)
当K=0时，转换为状态S0(000)
故次态为0KK
卡诺图
为什么填次态？分析如：S4时来了一个CP，此时三个D触发器根据对应的输入(0KK)，输出次态Q2Q1Q0，实现状态转换，并通过输出函数方程(译码器实现)输出C
建立三个D触发器激励函数
要体现START，故不是直接填Q1'
3. 输出函数方程
每个状态块中表明了该状态的输出，条件输出由椭圆块表示
注意的是输出信号极性高电平有效(C=1)，还是以低电平有效(C=1)
所有输出均为无条件输出，信号持续时间只与状态有关
译码器实现输出
4. 逻辑电路图
信号说明
START：系统外部的输入，已经同步化处理
K：数据处理单元送来的工作状况反馈信号
Cr：异步复位信号，开机复位，系统立即进入算法流程的初始状态
MUX实现激励逻辑
用MUX，就不用建立激励函数了
每个触发器配备一只数据选择器，这种激励电路与控制算法一一对应
如果控制算法有所修改和变动，只要更改与数据选择器有关通道的输入，不必更改激励电路
D的输出与MUX的输入连在一起，即次态的转换
总结：MUX型控制器
MUX数量与D触发器有关
1个D触发器需要一个MUX控制
2个D触发器(Q1Q0)：4个状态
2个4选1MUX
3个D触发器(Q3Q2Q1Q0)：5~16个状态
3个8选1触发器，此时通常不用MUX型
这里不是完整的MUX型控制器设计，因为没有考虑自启动，MUX输入了X，可能导致死锁
5. 控制器的工作波形图
外部输入START信号保证CP脉冲的有效作用沿能够检查到它的变化
并设定状态发生器记忆元件均响应CP脉冲的上升沿
例2：异步清零的十进制 加/减法可逆计数器
1. 确定任务
Q0…Q3为当前计数值
INF信号决定计数加减
高电平时，计数器每来一个时钟脉冲加1
低电平时，则每来一个时钟脉冲减1
有效计数范围是0至9
使能端OE为输出允许端
因为PLD的输出要经过一级缓冲器
低电平时，输出允许
高电平时，输出呈高阻状态
2. 状态转换图
十个状态S0~S9
三种工作方式：CLR和INF决定
11：加计数
10：减计数
0Φ：清零
3. 逻辑电路图
4个寄存器
控制器设计
基本概念
定义
数字系统中，各个子系统通过数据总线联接形成数据通路
本质上是一种时序网络
控制器的作用
解释所接收到的各个输入信号
使整个系统按指定的方式工作
控制器的实现
直接由硬件实现
与一般时序电路无区别
固件（固化的控制软件）实现
设计
设计特点
不必过分追求最简状态
有时，可在控制时序中增加一些多余状态
不必追求触发器数量最少
设计方法
“一对一”法设置触发器
一个状态设一个触发器
不需要状态译码
状态发生电路
小型控制器的一般设计方法
计数器型控制器
多路选择器型控制器
定序型控制器
微码控制器
1.计数器型控制器
引入
ASM流程图设计法
具有ASM中所需的全部状态
能依照控制算法条件进行状态转移和条件输出
计数器改造
根据计数器本身不同的状态，按照控制条件实现状态的转移
计数器选用
控制状态数较少
采用环形计数器作为状态发生电路，一个触发器对应一种控制状态
控制状态数较多
节省触发器数目，采用编码方式组成状态
状态编码：n个触发器最多可代表2^n个状态，也就是可以构成2^n个状态编码
框图说明
触发器的状态
状态框：状态变量以二进制编码的形式，赋于ASM流图中的每一个状态框
条件输出框：不予赋值
次态控制逻辑
使计数器状态按流程图所规定的转移顺序进行计数转移
控制信号
计数器状态经译码后输出
基本电路模型
例1：由ASM图设计计数器型控制器
1. 分析触发器、输入输出
该控制器需要两个触发器，应设置两个状态变量A和B
采用D触发器
输入为X，并有两个控制命令输出(AB)
状态分配：两个触发器A和B组成图中三种编码00、10和11
2. 状态表、次态方程 （组合逻辑）
将所有状态编码
自启动：为了避免电源刚接通时状态被锁在01的无用状态，必须使01的次态为某一有效状态
建立触发器A和B的次态激励函数
门电路实现
3. 控制信号（输出）
C1 = 状态P =
C2 = 状态P和 X'的“与”=
门电路实现输出
4. 具体电路
例2：8位二进制无符号数 并行加法运算器
说明
数据从存储器通过同一个总线输入
控制算法分四步
1. 溢出标志寄存器C清零，先取被加数至寄存器A
2. 将A中被加数送寄存器B
3. 后取加数至寄存器A
4. 将A与B中的数相加，结果存于B，且1位进位标志存放于寄存器C
假设状态周期T=T1+T2，计数器状态变化发生在T1时序，控制信号LDA，LDB发生在T2时序。
步骤
1. 分析
算法题干分析
被加数分2步输入到寄存器B
step1,2
寄存器B的数据（被加数）通过通路开关进入加法器，并与寄存器A送来的数（加数）相加
step3,4
微操作命令
：寄存器C清零
LDA：寄存器A接受数据
LDB：寄存器B接收从加法器送来的数据
ADD：加法使能信号
状态分配
四个状态的名字为a、b、c、d
状态2位二进制编码 a=00,b=01,c=10,d=11
ASM流程图
2. 状态表
选用D触发器，次态激励函数
3. 控制信号 （由ASM图得出）
T1:时钟节拍的前半部分用于产生结果;
T2: 时钟节拍的后半部分(上升沿需要)
脉冲控制信号
在上升沿有效
控制信号LDA，LDB发生在T2 时序
电位控制信号
电位控制信号持续时间应与状态周期T相同
4. 运算器与控制器电路图
为了加入时间因素T2，左边电路中增加了少量的与门以产生脉冲控制信号（LDA和T2与）
缺点
1. 电路与算法间没有明显的对应关系
2. 算法流程图有微小变动，都要重新计算次态激励函数
3. 不“清晰明确”
改：微控制器设计
1. ASM图没有判别框， 可不用改微程序流程图
添了一个微地址，凑8位微指令
2. 微指令格式
微命令字段4bit+判别测试字段1bit+下地址字段3bit =微指令长度8bit
3. 硬件电路
最好加上T1
2.多路选择器(MUX)型控制器
引入
MUX型控制器特点
可以实现所有最小项函数
设计过程标准化
清晰明确
MUX电路特点
MUX输出的组合就是控制器次态的编码
MUX应有足够的输入端，所有的状态变量都有其相应的输入端
思路：给ASM图中的每一个二进制编码状态赋予一个十进制数码，和多路选择器的输入端编码相对应
多路选择器的输出就是触发器的输入，也是触发器的次态激励函数
例1：由ASM图设计MUX型控制器
1. 分析
状态分配：两个D型触发器FA和FB
两个4位数据选择器
2. 状态表、多路选择方程
多了一栏转换条件，即MUX的数据输入值
自启动：为了避免电源刚接通时状态被锁在01的无用状态，必须使01的次态为某一有效状态
3. 控制信号（输出）
C1 = 状态P =
C2 = 状态P和 X'的“与”=
门电路实现输出
4. 具体电路
例2：由ASM图设计MUX型控制器
1. 分析
4个状态，2个D触发器
2个4选1MUX
2. 状态表、多路选择方程
3. 具体电路
(未画状态译码电路）
3.定序型控制器
引入
一对一法，触发器的数目代表了状态数，不需要状态译码（译码器）
需要较多数量的触发器
适合状态数不是太多的控制器
one-hot型编码
每次只有一个触发器为1，其余触发器都为0
优点：设计简单，无需状态译码（不用MUX）
缺点：浪费状态（需要过多触发器）
当改变控制算法时，适当改变序列发生器即可
例1：二进制数据比较系统
说明
能够连续对两个二进制数据进行比较
操作过程
1. 先将两个数存入寄存器RA和RB
2. 然后进行比较
3. 最后将大数移入寄存器RA中
假设状态变化发生在T1时序，写入寄存器操作发生在T2时序，状态周期T=T1+T2
信号
X：输入信号
LDRA，LDRB：存数控制信号
CAP：三态门使能控制信号
(A>B)：比较器输出信号
状态分配
a,b,c,d
步骤
1. 分析
寄存器A和B选用74LS273八D触发器
三态缓冲器采用74LS244
一对一，一个状态使用一个D触发器，共4触发器
2. 状态表、次态方程
3. 控制信号
4. 具体电路
为了直观，驱动的电路实现直接采用了与或门的形式
LDRA和LDRB控制信号用与非门和与门实现，CAP信号不需要译码，直接从Qd端引出
打入控制信号和T2相与，用T1上升沿改变触发器状态
注意CLR'标注下降沿
改：微控制器设计
1. ASM图改微程序流程图
2. 微指令格式
LDRA，LDRB：存数控制信号
CAP：三态门使能控制信号
输入控制信号
P(1)：判别测试标志
P(1)为1时，测试转移条件(A>B)，根据判别结果决定是否需要修改下地址
μA0~μA3：下一条微指令存放地址
3. 微控制器硬件电路
最好加上T1和下地址修改电路，而不是简单说明：
4. 微程序
可以先列微程序表，分析后再画LDR的译码电路、说明μA3端的置位情况
例2：由状态图状态表设计定序型控制器
1. 次态方程
2. 具体电路
注意CLR'下降沿，CP上升沿
3. （不考虑控制信号译码电路，状态图其实没用到）
微程序(码)控制器
微码控制的基本原理
基本思想
把所有控制信号汇集一起编码，称为微指令，存放在一个存储单元里
微命令：控制部件通过控制线向执行部件发出的各种控制命令
微操作：执行部件接受微命令所执行的操作
系统运行时，一条一条地读出这些微指令，解码产生系统所需的各种控制信号，控制各逻辑部件执行规定的操作
1. 数据总线：数据流通过BUS总线在各执行子系统之间进行流动
2. 执行部件：ALU、寄存器组、存储器RAM等
3. 控制部件：控制器
4. 反馈信息
执行部件通过反馈线向控制部件反映当前操作的结果
控制部件根据执行部件的“状态”标志下达新的微命令
5. 基本周期/机器周期：几个时钟周期
6. 微指令
1. 一条微指令的有效持续时间为一个系统的基本周期，它表示从ROM中读出微码指令与执行这条微码指令的时间总和
2. 一条微指令中包含若干个微命令，分头并行地控制执行部件进行相应的微操作
3. 除了给出微命令信息外，还应给出测试判别信息，实现控制算法流程图的条件分支
4. 还包含一个下址字段，即ROM中下一条微指令的地址
微程序：若干条微码指令组成的序列
在计算机中，一条机器指令的功能由若干条微指令组成的序列来解释和执行，因此机器执行一条指令的过程，也就是执行一个相应的微程序的过程
一般数字系统而言，微程序实质上就是将控制算法流程图用EPROM等来实现
微码程序技术的革命
微码程序技术代替了硬布线的控制
存有控制代码的EPROM存储器，取代了门电路和触发器等组成的硬件数字电路网络
微指令的典型结构
长条框内的符号×表示一个二进制位(bit)
×编码为1时表示有微命令
×编码为0时表示无微命令
操作控制：由微命令字段实现
顺序控制
测试判别字段
无效时(×编码为0)，下址字段信息即下条微命令的地址
有效时(×编码为1)，根据反馈线来的“状态”信息进行修改，修改后的地址即下条微指令的地址
下址字段
微程序控制器的一般结构
说明
结构取决于微指令的格式
微地址寄存器长度+微命令寄存器长度=微指令长度
合起来叫微指令寄存器，为了说明下一条微指令的地址，将微地址寄存器独立出来
一个基本机器周期中的控制时序信号
1. 上一机器周期的T4时钟，读出ROM
2. T1存入微指令寄存器
3. T2,T3时间用来控制处理，修改微地址寄存器中的内容
4. T4时再读下一条微指令
具体结构
1. 控制存储器
存放微码程序，即全部微码指令
ROM
容量
看微码指令总数，如有128条微指令，则微地址寄存器长度为7位
字长
看微指令长度，如微指令为32位，ROM字长就是32位
2. 微命令寄存器
暂存当前微码指令的控制信息
包括微命令字段和测试字段
3. 微地址寄存器
存放下一条微指令的地址
4. 地址转移逻辑
组合逻辑电路
条件转移
修改微地址寄存器的内容
微程序控制器的设计
设计任务
硬件设计
存储器、寄存器：选用IC芯片
地址转移逻辑部分：具体设计
微程序编制
确定微程序流程图(控制算法流程图)
无需多虑状态化简、状态分配，容量足够
只要通过E²PROM中存储单元的信息就可修改程序
以微指令结构为基础
可以编制任何所要求的微程序
可长可短，灵活自如，且能实现多路并行分支
确定微程序流程图后，即可使用微指令格式将微程序转化为二进制代码
例1：由数据通路设计微指令格式
说明
假定测试判别字段有2位，下址字段有4位
IC芯片选用
步骤
1. 数据通路分析
1. 子系统
1. 暂存器A,B
2. 16字的通用寄存器组
双输出口
3. ALU（算术逻辑单元）
74LS181
S0,S1,S2,S3功能选择端和M实现16种逻辑操作和算术运算
加，减，与，或，异或，取反等
M工作方式选择
当工作方式控制端（M）为低电平时，执行算术运算
当工作方式控制端（M）为高电平时，执行逻辑运算
+1：进位输入
C：进位输出
4. 存储器RAM
5. 地址寄存器MAR
6. 总线BUS和三态门
输出通过三态门连接
RAM本身带三态，双向
2. 数据总线
数据通路即数据总线联结形成的数据传送路径，其独立传送信息的通路数量，决定了性能和复杂度
3. 数据信息
双线
4. 控制信息
带箭头单线
2. 4类数据操作
1. Ri+Rj→Rj
RDA→以A地址读寄存器堆
RDB→以B地址读寄存器堆
WRB→以B地址写寄存器堆
2. Rj→RAM
LDAR→暂存器B为RAM地址打入MAR
RDB+MWR→写入RAM
3. RAM→ Rj
MRD→读出RAM +WRB写入R
4. Ri+RAM→RAM
RDA+MRD(地址已有) +MWR
3. 微指令长度
所有的控制信号均标注在逻辑子系统的侧面，共计有26个，因此微命令字段长度为26位
测试判别字段2位
微地址字段4位
微命令26+测试判别2+微地址4=微指令长度32位
4. 微指令格式
例2：由ASM图和硬件框图设计微程序控制器
1. ASM图变成微程序流程图
1. 去掉状态名
2. 状态编码改成微指令的地址，注意判断框也要设置
不出现分支时，下个地址可任意安排
出现分支时要考虑修改的方便性
判别测试框上面写的是默认的下地址
“d状态下，缺省下一地址μA3=0”
3. 判别测试框加判别测试标志P(1)、转移条件(A>B)
4. 条件框（椭圆）也有微地址
2. 每一个状态框变成一条微指令
四条微指令
令其地址为0000，0100，0101，1000，16个存储单元
3. 微指令长度
控制信号只有3个，所以微命令字段为3位
加上判别测试字段1位
下地址字段4位
故微指令字长度为8位
4. 微指令格式
5. 微指令执行分析
分支转移
第4条微指令执行后出现
判别测试框(第4条微指令)
判别测试标志P(1)
P(1)=1，根据转移条件(A>B)来决定下条微指令
(A>B) =0，执行第2条微指令(微地址0100)
(A>B) =1，第3条微指令(微地址0101)。
微地址转移表达式
微地址可理解为次态码，判别可理解为转换条件，微命令可理解为输出
“修改地址”
6. 硬件电路
E²PROM：2^4(地址线) * 8(位线)
模板：
微地址寄存器采用带有强置端的双D触发器
通过uA3触发器SD端置“1”的方法可将其修改为1
其他3个触发器不做修改
7. 微程序代码
微命令
100：LDRB
010：LDRA
001：CAP
d的缺省