导图社区 数字电路导图
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数字电路导图
数字电路整体知识框架，第十章有缺。译码器就是将每个输入的二进制代码译成输出的高、低电平信号，和编码逆过程；二极管与门阵列构成的3位二进制译码器。
编辑于2022-08-25 16:16:42 广西壮族自治区- 数字电路
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数电
第一章 数制和码制
脉冲信号与数字信号
模拟信号
正弦波信号
脉冲信号
方波
矩形波
锯齿波
梯形波
尖脉波
数字信号
离散的
时间
数值
脉冲型（归0型）
电平型（不归0型）
用数码表示
1
0
表示对立面
进制
十进制
逢十进一
ki
数制的系数
第i位系数
0-9
10i
第i位的权值
10
基数
n
整数部分位数
m
小数部分位数
N进制
基数为N
ki取值：0~N-1
十六进制
0123456789ABCEF
标志
B
二进制
O
八进制
D
十进制
H
十六进制
进制转换
十进制转二进制
十进制整数部分用基数2去除，保留余数，用商除2，依次下去
商为0
余数即为对应的二进制数的整数部分
例子
173~10101101
0.39~0110001
整数除2，小数乘2
二进制转八进制和十六进制
八进制3位一组
十六进制4位一组
不足补0
二进制
整数左边0可不写
小数右边0可不写
二进制的算术运算
参考十进制
反码、补码和补码运算
原码
二进制表示正负数时，在数前面加一个符号位
0正数
1负数
-17~110001
反码
正数反码与原码相同
负数除符号位外按位取反
补码
将减法变加法
模数
一个事物的循环周期长度
如时钟12小时一圈
则其模数为12
10-5 = 10+7
正数补码即其本身
负数
反码加1
0
补码为000000
二进制编码
数码
代表一个确切的数字
如二进制数、八进制数
代码
特定的二进制数码组
不同信号的代号
不一定有数的意义
编码
n位二进制数可以组合成2^n个不同的信息
常见编码
8241码
有权码
每位的权为8、2、4、1
余3码
0101
十进制
5
余三码
2
5-2=3
故称余三码
2421码
有权码
5211码
有权码
余3循环码
相邻两个代码之间只有一位状态不同
译码时不易出错
二进制码（8421码）与格雷码（循环码）的比较
第二章 逻辑代数基础
2.1 概述
“1”和“0”表示两种对立的逻辑状态
逻辑运算
根据二值逻辑进行运算
数字电路
开关电路
输入、输出的是高电平
描述工具
逻辑代数
2.2 逻辑代数中的基本运算
或
Y=A+B
并联
有一则得一
子主题
或门
实现或运算的门电路
或逻辑电路
与
Y=A*B
串联
与门
实现与运算的门电路
与逻辑电路
非
逻辑求反
Y=A'
或
非门
实现非运算的门电路
非逻辑电路
与非
先与后非
或非
先或后非
与或非
先与后或后非
异或
相同出0，不同出1
同或
相同出1，不同出0
基本公式
难点
·
2.3 逻辑代数的基本定理
代入定理
任何一个含有变量A的等式，如果将A的位置都用同一个逻辑函数G代替，则等式依然成立
摩根定律
(AB)'=A'+B'
反演定理
或变与，A变A',与变或
推出反函数
对偶规则
若Y、G相等，则他们的对偶式也相同
2.4 逻辑函数
在数字电路中，输入为二值变量，输出也为二值变量，表示输入输出的逻辑关系
逻辑真值表
(A+B)'=(AB)'
逻辑函数式
逻辑图法
波形图法
真值表转逻辑函数
找出真值表中使逻辑函数为1的输入变量的组合
对应每个输出为1变量组合与的关系，其中1为原变量，0为反变量
将乘积项相加
2.5 逻辑函数的两种标准型
最小项
在n变量的逻辑函数里，设有n个变量A，而m是由这n个变量组成的乘积项
若m中包含的每一个变量都以A或A’的形式出现一次且仅一次，则称m是n变量的最小项
性质
任一个最小项，仅有一组变量取值使它的值为1，其它取值均使它为0
n变量组成的全体最小项之和的逻辑和为1
总个数
2^n
最大项
M是这n个变量的和项，AA'仅出现一次
性质
仅有一组变量使它值为0
全体逻辑积为0
总个数2^n
反函数的最大项编码与原函数最小项编码相同
逻辑函数的标准与或式
特点
式子为乘积和的形式
不一定包含所有最小项，但每项必须为最小项
例题
逻辑函数的标准或与式
特点
式子为和积
每一项必为最大项
与或和或与的转换
即最大项编码号数为除了最小项以外的号数，最大项和最小项总数为2^n
标准与或式写法
真值表法
列出真值表，Y取1的变量组合，若变量为0，则取反
添加项法
利用（A+A'=1）补充没有的变量
与或化为与非式
利用二次求反
与或式化为与或非式
与或式化为或非-或非式
2.6 逻辑函数化简法
公式化简法
与或式的化简
最简与或式
所含与项最少，且每个与项的逻辑变量最少
合并项法
AB+A'B=B
消除法
A+A'B=A+B
配项法
利用A+A'=1增加一些项，再进行化简
ABC+ABC+ABC=ABC
A(A+B)=A
两次求对偶式简化
例子
卡诺图化简法
卡诺图
定义
将逻辑函数的真值表图形化，把真值表中的变量分成两组分别排列在行和列的方格中，就构成二维图表
由卡诺和范奇提出
构成
将最小项按相邻性排列成矩阵，就构成将逻辑函数的最小项之和以图形的方式表示出来
最小项的相邻性就是它们中变量只有一个是不同的
n变量的卡诺图中的最小项有n个相邻最小项
表示法
将逻辑函数化为标准与或型，在相应最小项位置填”1“
利用真值表
化为标准与或式
观察法
利用卡诺图简化逻辑函数
卡诺图上任何两个标”1“的相邻最小项可以合并成一项，并消去一个取值不同的变量
卡诺图上任何4个标“1”的相邻最小项，可以合并成一项，并消去2个取值不同的变量
卡诺图上任何8（2^3）个标“1”的相邻最小项，可以合并成一项，并消去3个取值不同的变量
利用相邻性消去变量
圈“1”法
卡诺图简化逻辑函数为与或式的步骤
将逻辑函数化为最小项
画出表示该逻辑函数的卡诺图
找出可以合并的最小项，进行圈1
圈好1后写出每个圈的乘积项，然后相加，即为简化后的逻辑函数
圈1规则
圈内的1必须是2^n个
1可以重复圈，但是每圈一次必须包含没圈过的1
每个圈包含1的个数尽可能多，但必须相邻，必须为2^n个
圈数尽可能少
要圈完卡诺图上所有的1
也可以圈0求反
例子
结果不唯一
卡诺图简化逻辑函数为或与式
步骤
相应最大项位置填0
圈0
取1的变量取反，取0的变量不变，圈内的变量取完相加
每个或项相与即可
其余与求或于式相同
例子
具有无关项的逻辑函数及其化简
定义
约束项
在逻辑函数中，输入变量的取值不是任意的，受到限制的项
恒等于0的最小项称为约束项
任意项
输入变量的某些取值对电路的功能没影响
无关项
将约束项和任意项统称为无关项
表示方式
应用
将给定的逻辑函数的卡诺图画出来
将无关项的最小项在卡诺图相应位置用“x”表示出来
化简时，根据需要将无关项当作0或1
卡诺图的其它应用
判明函数关系
1位置相同则相等
1对0，0对1则互补
进行函数运算
逻辑函数表达式类型的转换
第三章 门电路
概述
门电路
实现基本逻辑运算和复合运算的单元电路
常用的有
非门
与非门
或非门
异或门
与或非门
正负逻辑系统
正逻辑
高电平表示1，低电平表示0
负逻辑
高电平表示0，低电平表示1
高低电平的实现
单开关电路
通过开关电路实现
S断开时，输出为VCC；合并时为0
若开关由三极管构成，则控制三极管工作在截止状态和饱和状态
CMOS门电路（互补开关电路）
原理
开关S1和S2受同一输入影响，且不同时导通
S1导通时输出高电平
S2导通时输出低电平
总有一个断开，流过电流为0，功耗低
数字电路概述
优点
在数字电路中由于采用高低电平，并且高低电平都有一个允许的范围
故对元器件的精度和电源的稳定性的要求都比模拟电路要低，抗干扰能力强
分类
-
半导体二极管门电路
二极管开关特性
实现原理
Vi高电平等于VCC
Vi高电平时，二极管截止
VO=VCC
Vi低电平为0
Vi低电平时，二极管导通
VO=0.7V
二极管的动态特性
正向恢复时间ton
由截止转向导通所需时间
反向恢复时间tre
二极管由导通转向截止所需的时间
二极管与门
二极管或门
缺点
输出的高电平与输入的高电平相差一个二极管的压降
后记的二极管门电路电平偏移
甚至使得高电平下降到门限值以下
CMOS门电路
功耗、抗干扰、带负载能力上优于TTL逻辑门
所以超大规模器几乎都采用CMOS门电路，如储存器ROM、可编程逻辑器件PLD等
MOS管
增强型NMOS
共源极接法
输出特性曲线
转移特性曲线
增强型PMOS
共源极接法
转移特性
耗尽型NMOS
共源极接法
、
转移特性
耗尽型PMOS
共源极接法
转移特性
CMOS反相器
电路结构
工作原理
特点
无论Vi是高电平还是低电平，T1、T2都是一个导通一个截止，互补
总有一个是截止的，截止电阻很高，故静态电流小、静态功耗小
电压传输特性
AB段
CD段
BC段
电流传输特性
AB
CD
BC
输入端噪声容限
保证高低电平基本不变时，允许输入信号高、低电平的波动范围
示意图
VDD对电压传输特性的影响
输入保护电路
原因
电路图
静态特性
输入特性
输出特性
低电平输出特性
高电平输出特性
动态特性
动态功耗
CMOS与非门
特点
输出电阻受输入状态的影响
输出的高低电平受输入端数目的影响
输入端数目愈多，输出为低电平时串联的导通电阻越多，低电平越高
输出为高电平时，并联电阻也多，输出高电平也提高
输入状态不同对电压传输特性有影响，使T2、T4到开启电压时，输入电压不同
CMOS或非门
带缓冲级的与非门
漏极开路输出的门电路（OD门）
定义
为了满足输出电平的变换，输出大负载，实现“线与”功能，将CMOS门电路的输出级做成漏极开路的形式
结构和符号
工作原理
使用OD门时，一定要将输出端通过上拉电阻接到电源上
电平转换
实现数据采集
“线与”的实现
与或非逻辑实现
上拉电阻的计算
上拉电阻太大，高电平会低于标准值
上拉电阻太小，低电平高于标准值
OD门输出为高电平
OD门输出为低电平
OD门的特点
通过改变VDD的值，来改变输出高电平的大小
OD门输出管设计尺寸较大，可以承受很大的电流和电压
可以直接驱动小型继电器
CMOS传输门
电路结构及逻辑符号
工作原理
特点
由于T1和T2管的结构对称，即漏源可以互换，故CMOS传输门输入双向器件，其输入端和输出端也可以互换使用
利用CMOS传输门和CMOS反相器可以组成各种复杂的逻辑电路，如一些组合逻辑电路，象数据选择器，寄存器，计数器等
利用CMOS传输门可以组成双向模拟开关，用来传输连续变化的模拟电压信号，这一点是其它一般逻辑门无法实现的
CMOS双向模拟开关电路
工作原理
三态输出的CMOS门电路
电路结构
简化
输出状态有三种
高电平
低电平
高阻态
工作原理
例题
CMOS三态非门
原理
三态门的应用
TTL门电路
定义
54系列和74系列分类
双极型三极管
动态开关特性
开关等效电路
三极管反相器
TTL反相器
电路结构
特点
T2输出VC2和VE2变化方向相反，故称倒相级
电压传输特性曲线
图
AB段
BC段
CD段
输入噪声容限
输入特性
输入为低电平时
输入为高电平时
输出特性
输出高电平
等效电路
特性曲线
输出低电平
等效电路
特性曲线
扇出系数
定义
一个门电路驱动同类型门电路的个数
即表示门电路的带负载能力
计算
输出为低电平时
输出为高电平时
N
例题
输入端的负载特性
输入接地等效电路
例题
延时时间
tcd
tpd
TTL反相器的动态特性
传输延迟时间
图形
交流噪声
动态尖峰电流
OC门
open collect
集电极开路
电路结构
线与的实现
外接负载RL的计算
驱动管输出为高电平时
n
驱动门个数
m
与非、或非
输入端个数*门个数
非
门个数
异或
两变量时
4*门个数
驱动管输出为低电平时
m'
与非
门个数
或非
输入变量数*门个数
非
门个数
异或
输入为两变量时
3*门个数
OC门的应用
例题
TTL异或门
TTL与或非门
TTL或非门
原理
TTL与非门
电路结构
原理
三态TTL与非门
低电平有效
电路结构
工作原理
高电平有效
三态门的用途
例题
TTL改进系列
第四章 逻辑组合电路
4.1 概述
组合逻辑电路的特点
任意时刻的输出仅仅取决于输入，而与原来的状态无关
逻辑功能的描述
4.2 组合逻辑电路的分析方法和设计方法
组合逻辑电路的分析方法
由所给电路写出输出端的逻辑式
将所得的逻辑式进行化简
由化简后的逻辑式写出输出输入的真值表
由真值表分析电路的逻辑功能，即是该逻辑电路是干什么用的
例题
组合逻辑电路的设计方法
1.进行逻辑抽象
分析时间的逻辑因果关系，确定输入变量和输出变量
定义逻辑状态的含义，即逻辑状态的赋值
根据给定的逻辑因果关系列出逻辑真值表
2.写出逻辑函数式
由得到的真值表写出输出变量的逻辑函数式
3.选定器件类型
根据对电路的具体要求和实际器件的资源情况而定
4.将逻辑函数式化简或变换成适当地形式
如与非-与非，或非-或非式
5.根据化简或变换后的逻辑函数式，画出逻辑电路的连接图
6.工艺设计
4.3 若干常用的组合逻辑电路
编码器
编码
为了区分一系列不同的事物，将其中的每个事物用二值代码表示
定义
由于在二值逻辑电路中，信号是以高低电平给出的，故编码器就是把输入的每一个高低电平信号变成一个对应的二进制代码
分类
普通编码器
3位二进制编码器（8线—3线编码器）
优先权编码器
普通编码器每次只能输入一个信号，而优先权编码器一次可以同时输入几个信号
但是设计时已经将各输入信号的优先顺序排好，当几个信号同时输入时，优先级最高的信号优先编码
74HC148（8线-3线优先编码器）
内部电路结构
逻辑式
不考虑扩展端
扩展端
真值表
说明
16线-4线优先编码器
按进制分
二进制编码器
二-十进制编码器
74LS147
译码器
功能
译码器就是将每个输入的二进制代码译成输出的高、低电平信号，和编码逆过程
常见为二进制译码器、二-十进制译码器和显示译码器
分类
二极管与门阵列构成的3位二进制译码器
真值表
优缺点
优点
电路比较简单
缺点
电路的输入电阻低，输出电阻高
存在输出电平移动的问题
通常用在中大规模的集成电路中
中规模集成译码器74HC138
逻辑符号
电路结构
真值表
逻辑功能
由两片74HC138改造的4-16译码器
二--十进制译码器
74HC42
用译码器设计组合逻辑电路
基本原理
例子
设计全减器
向高位借一当二，向低位借一减一
显示译码器
七段字符显示器
分类
半导体数码管
液晶显示屏（LCD显示器）
定义及原理
液晶是一种既有液体的流动性又具有光学特性的有机化合物。它的透明度和呈现的颜色是受外加电场的影响，利用这一点做成七段字符显示器
七段液晶电极也排列成8字形，当没有外加电场时，由于液晶分子整齐地排列，呈透明状态，射入的光线大部分被返回，显示器呈白色
当有外加电场时，并且选择不同的电极组合并加以电压，由于液晶分子的整齐排列被破坏，射入的光线大部分被吸收，故呈暗灰色，可以显示出各种字符来
液晶显示器的最大优点是功耗极低，工作电压也低，但亮度很差，另外它的响应速度较低，一般用于小型仪器仪表中
BCD-七段显示译码器
7448
数据选择器
工作原理
数据选择器就是在数字信号传输过程中，从一组数据中选出某一个来送到输出端，也叫多路开关
双4选1数据选择器74HC153
内部结构
逻辑图形符号
输出端逻辑式
真值表
用双4选1组成8选1
逻辑图形符号
逻辑式
用数据选择器设计组合逻辑电路
依据逻辑式
例题
全减器
加法器
1位加法器
半加器
只考虑两个1位二进制数相加，不考虑低位的进位
真值表
CO
高位
S
本位
输出端的逻辑式
逻辑电路和逻辑符号
全加器
全加器除了家数和被加数外，还要考虑低位的进位
真值表
逻辑式
逻辑电路和逻辑符号
74LS183双全加器
多位加法器
串行进位加法器（行波进位加法器）
n位二进制数相加就用n个全加器
逻辑符号图
输出逻辑式
超前进位加法器
为了提高速度，若使进位信号不逐级传递，而是运算开始时，即可得到各位的进位信号，采用这种原理构成的加法器，就是超前进位加法器
原理
74LS283
逻辑符号
用加法器设计组合逻辑电路
例子
将8421码转换成余三码
逻辑式
真值表
逻辑符号
数值比较器
实现比较两个数值大小的逻辑电路即为数值比较器
1位数值比较器
逻辑式
逻辑电路
多位数值比较器
原理
在比较两位多位数的大小时，必须从高位向低位逐级比较
逻辑式
逻辑电路
逻辑符号
8位数字比较器
例子
4.4 组合逻辑电路中的竞争-冒险现象
竞争-冒险现象及其成因
竞争
把门电路的两个输入信号同时向相反的逻辑电平跳变（一个从0到1，一个从1到0）
竞争-冒险
由于竞争而在电路输出端可能产生尖端脉冲的现象
检查竞争-冒险现象的方法
计算机辅助分析
实验的方法
消除竞争-冒险现象的方法
接入滤波电容
在门电路的输出端并接一个很小的滤波电容，通常为几十到几百皮法
简单易行
但使得输出波形变差
引入选通脉冲
门电路的输入要受到选通脉冲的控制
修改逻辑设计
采用冗余项的方法
例子
第五章 触发器
5.1 概述
根据存储数据的原理：可分为静态触发器和动态触发器
静态触发器是靠电路的自锁来存储数据的
动态触发器是靠电容存储电荷来存储数据的
触发器
能够存储1位二值信号的基本单元电路
触发器的特点
具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1
根据不同的输入信号可以置1或0
分类
按触发方式
电平触发器
脉冲触发器
边沿触发器
按逻辑功能方式
SR锁存器
JK触发器
D触发器
T触发器
T'触发器
按结构
基本SR锁存器
同步SR触发器
主从触发器
维持阻塞触发器
边沿触发器
5.2 SR锁存器
SR锁存器（又称基本RS触发器）是各种触发器构成的基本部件，也是最简单的一种触发器。它的输入信号直接作用在触发器，无需触发信号
由或非门构成
电路结构与工作原理
电路及图形符号
工作原理
功能表
由与非门构成
电路结构
功能表
5.3 电平触发的触发器
在数字系统中，常常要求某些触发器在同一时刻动作，这就要求有一个同步信号来控制，这个控制信号叫做时钟信号（Clock），简称时钟，用CLK来表示，这种受时钟控制的触发器统称为时钟触发器
电平触发的同步SR触发器
工作原理
CLK=0
CLK=1
功能表
扩展端
电路
原理
电平触发器方式的动作特点
例题
电平触发的D触发器
电路
逻辑符号
功能表
5.4 脉冲触发的触发器
为了避免空翻现象，提高触发器工作的可靠性，希望在每个CLK期间输出端的状态只改变一次，则在电平触发的触发器的基础上设计出脉冲触发的触发器
脉冲触发的SR触发器
主从SR触发器
电路结构
逻辑符号
工作原理
特性表
例题
主从SR触发器克服了同步SR触发器在CP=1时多次翻转的问题，但在CLK=1期间，主触发器的输出仍会随输入的变化而变化，且仍存在不定态，输入信号仍遵守SR=0
主从JK触发器
为了使主从SR触发器在S=R=1时也有确定的状态，则将输出端Q和Q'反馈到输入端，这种触发器称为JK触发器
电路结构
逻辑符号
工作原理
功能表
例题
少J、K输入，Q,Q‘轮换成周期
先画Q,Q’，再画P1,P2
边沿触发器
用两个电平触发D触发器组成的边沿触发器
电路结构
工作原理
利用CMOS传输门的边沿触发器
电路结构
工作原理
真值表
实现异步置位和复位功能的扩展端
电路结构
逻辑符号
实现异步置位和复位功能的扩展端
电路结构
逻辑符号
功能
动作特点
下降沿触发的边沿JK触发器
例题
维持阻塞触发器
维持阻塞触发器是另一种边沿触发器，其内部门电路主要为TTL电路
电路结构与逻辑符号
工作原理
5.5 触发器的逻辑功能及其描述方法
SR触发器
定义
凡在时钟信号作用下，具有如表的功能的触发器
特性表
约束条件
SR=0
特性方程
由特性表和约束条件画出卡诺图
即可推出特性方程
状态转换图
将触发器的特性表用图形方式表现出来
逻辑符号
在时钟脉冲的下降沿动作（主从SR触发器）
JK触发器
定义
凡在时钟信号作用下，具有如表的功能触发器
特性方程
先画卡诺图
推出特性方程
状态转换图
SR转换图基础上将1，0转换扩展一下
逻辑符号
T触发器
定义
凡在时钟信号作用下，具有特性表所示功能的触发器
特性方程
异或
状态转换图
逻辑符号
时钟下降沿触发
D触发器
定义
凡在时钟信号作用下，具有如特性表所示功能的触发器
特性方程
状态转换图
逻辑符号
时钟上升沿触发
例题
触发器的电路结构和逻辑功能、触发方式的关系
电路结构和逻辑功能
触发器的电路结构和逻辑功能之间不存在固定的对应关系
如SR触发器既可以 是电平触发的同步结构，也有脉冲触发的主从结构
同样的JK触发器有主从结构的和维持阻塞结构的
电路结构和触发方式
触发器的触发方式是由电路结构决定的，即电路结构形式与触发方式之间有固定的对应关系
如
同步SR触发器属于电平触发，在CLK=1触发器动作
主从结构的触发器，属于脉冲触发方式，是在CLK的下降沿触发器随输入动作触发
主从SR触发器
主从JK触发器
采用两个电平触发D触发器构成的触发器、维持阻塞结构的触发器以及利用门传输延迟时间构成的触发器都属于边沿触发方式
如维持阻塞D触发器属于上升沿触发
第六章 时序逻辑电路
6.1 概述
时序逻辑电路
在任意时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态
时序逻辑电路的构成及结构特点
构成框图
方程组描述
特点
时序逻辑电路包含组合逻辑电路和存储电路两个部分
组合
时序
存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出
例题
时序逻辑电路的分类
根据动作特点
同步时序逻辑电路
存储电路中所有触发器的时钟使用统一的CLK,状态变化发生在同一时刻
即触发器在时钟脉冲的作用下同时翻转
异步时序逻辑电路
触发器的翻转不是同时的，没有统一的CLK，触发器状态的变化有先有后
根据输出信号的特点
Mealy型
输出信号不仅取决于存储电路的状态，而且还取决于输入变量
Moore型
输出信号仅仅取决于存储电路的状态
6.2 时序逻辑电路的分析方法
同步时序逻辑电路的分析方法
1. 从给定的逻辑电路图中写出每个触发器的驱动方程
即存储电路中每个触发器输入信号的逻辑函数式
2. 把得到的驱动方程代入相应触发器的特性方程，就可以得到每个触发器的状态方程，由这些状态方程得到整个时序逻辑电路的方程组
3. 根据逻辑图写出电路的输出方程
4. 写出整个电路的状态转换表、状态转换图和时序图
状态转换表
根据状态方程将所有的输入变量和电路初态的取值，代入电路的状态方程和输出方程，得到电路新态的输出值，列成表即为状态转换表
状态转换图
将状态转换表以图形的方式直观表示出来，即为状态转换图
时序图
在时钟脉冲序列的作用下，电路的状态、输出状态随时间变化的波形叫时序图
5. 由状态转换表或状态转换图得出电路的逻辑功能
例题
4 画状态转换图、表、时序图
状态转换表
状态转换图
时序图
状态机流程图（SM图）
自学
异步时序逻辑电路的分析方法
在写出驱动方程，状态方程和输出方程之余，还要写出各触发器的时钟信号
例题
注：10个状态0000~1001在循环内，而其它6个状态1010~1111最终在时钟作用下都可以进入此循环
具有这种特点的时序电路成为能够自启动的时序电路
时序图
6.3 若干常用的时序逻辑电路
寄存器和移位寄存器
寄存器
定义
可寄存一组二进制数码的逻辑部件，叫寄存器
组成
由触发器构成，只要有置位和复位功能，即可做寄存器
如基本SR锁存器、D触发器、JK触发器等等
一个触发器可以存1位二进制代码，故N位二进制代码要N个触发器
分类
根据存放数码的方式
并行
将寄存的数码从各对应的输入端同时输入到寄存器中
串行
将数码从一个输入端逐位输入到寄存器中
根据取出数码的方式
并行
要取出的数码从对应的各个输出端上同时出现
串行
被取出的数码在一个输出端逐位输出
根据有无移位功能
数码寄存器
74LS75
由同步SR触发器构成的D触发器构成
电路图
功能
在clk=1时，Q随D改变
74HC175
由CMOS边沿触发器构成的4位寄存器
逻辑电路
移位寄存器
功能
不仅具有数码存储功能，还具有移位功能，即在移位脉冲作用下，依次左移或右移
实现数据的串并行转换
数值运算
数据处理
由D触发器构成的4位移位寄存器（右移）
电路图
真值表
时序图
由JK触发器构成的移位寄存器
与D触发器原理相似，但JK触发器的寄存是在移位脉冲的下降沿发生的
电路图
双向移位寄存器74LS194A
逻辑图形符号
功能表
扩展
由两片74LS194A构成8位双向移位寄存器
例题
分频系数
四节拍器
子主题
计数器
在计算机和数字逻辑系统中，计数器是最基本、最常用的部件之一
它不仅可以记录输入的脉冲个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列
分类
按时钟分
同步计数器
异步计数器
按计数过程中数字增减分
加法计数器
减法计数器
可逆计数器
按计数器中的数字编码分
二进制计数器
二-十进制计数器
循环码计数器
按计数容量分
二进制计数器
十进制计数器
六十进制计数器
重要的计数器
同步计数器
同步二进制计数器
加法计数器
原理
根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转
则如果用T触发器构成计数器，则第i位触发器输入端的逻辑式应为
真值表
电路图
驱动方程
状态方程
输出方程
状态转换表
状态转换图
时序图
逻辑功能
由于每输入16个CLK脉冲触发器的状态一循环，并在输出端C产生一进位信号，故为16进制计数器
若二进制数码的位数为n，而计数器的循环周期为2^n，这样的计数器又叫二进制计数器
计数器的容量
计数器中能计到的最大数
2^n-1
分频功能
74161（4位同步二进制计数器）
逻辑图形符号
功能表
减法计数器
原理
驱动方程
逻辑电路图
状态转换表
可逆计数器
单时钟方式
加减脉冲用同一输入端，由加/减控制线的高低电平决定加/减计数
74LS191
逻辑图形符号
功能表
双时钟方式
一个时钟用作加法计数脉冲，一个时钟用作减法计数脉冲
74LS193
逻辑图形符号
功能表
同步十进制计数器
加法计数器
基本原理
在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000
真值表
应该是1001时C为1，图片有误
驱动方程
逻辑电路
状态方程
状态转换图
74LS160
逻辑图形符号
功能表
减法计数器
基本原理
对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数
驱动方程
逻辑电路图
状态转换图
可逆计数器
74LS190
逻辑图形符号
功能表
异步计数器
异步二进制加法计数器
构成方法
触发器接成计数器形式，时钟CLK加在最低位，高位脉冲接在低位的Q端或Q'端。在末位+1时，从低位到高位逐位进位方式工作
原则
每1位从“1”变为“0”时，向高位发出进位，使高位翻转
异步3位二进制加法计数器
逻辑电路
波形图
异步二进制减法计数器
真值表
逻辑电路图
波形图
异步十进制计数器
真值表
波形图
逻辑电路图
驱动方程
状态表及时序图与同步十进制计数器相同
二-五-十进制异步计数器74LS290
逻辑电路
逻辑符号
功能表
任意进制计数器的构成方法
若已有N进制计数器，现在要实现进制计数器
在M<N的情况下
在N进制计数器的顺序计数过程中，若设法使之跳过（N-M）个状态，就可以得到M进制计数器了，其方法有置零法（复位法）和置数法（置位法）
置零法
适用于输入置零端输入的计数器，如异步置零的160、161、191等，同步置零的有163、162
若原来的计数器为Njin'zhi ，初态从S0开始，到SM-1为M个循环状态。若清零为异步清零，则提供清零信号的状态为暂态，它不能计一个脉冲，所以为了实现M进制计数器，提供清零信号的状态为SM
例题
功能表
逻辑电路图
波形图
状态表
逻辑电路
状态转换图
时序图
电路图
时序图
可靠性较低
由于清零信号随着计数器被清零而立即消失，其持续时间很短，有时触发器可能来不及动作(复位)，清零信号已经过时，导致电路误动作，故置零法电路工作可靠性低。
为了改善电路的性能，在清零信号产生端和清零信号输入端之间接一基本RS触发器，如图
置数法
有预置数功能的计数器可用此方法构成M进制计数器。但注意74LS161（160）为同步预置数，74LS191（190）是异步预置数
原理
通过给计数器重复置入某个数值的方法跳过（N-M）个状态，从而获得M进制计数器
例题
置零是立即变零，置数是下个状态置数
如十二进制置零法是RD接(1100)'，即十二的非
十二进制置数法则是LD接(1011)'，即十一的非
在M>N的情况下
必须将多片N进制计数器组合起来，才能构成M进制计数器
连接方式有串行进位方式、并行进位方式、整体置零方式和整体置数方式
串行进位方式和并行进位方式
串行进位方式
在串行进位方式中，以低位片的进位信号作为高位片的时钟输入信号。两片时钟同时处于计数状态
例
并行进位方式
在并行进位方式中，以低位片的进位输出信号作为高位片的工作状态控制信号，两片的计数脉冲接在同一计数输入脉冲信号上
例
若要实现的M进制可分解成两个小于N的因数相乘，即M=N1×N2，则先将N进制计数器接成N1进制计数器和N2进制计数器，再采用串行进位或并行进位方式将两个计数器连接起来，构成M进制计数器
整体置零方式和整体置数方式
若要实现的M进制(如31进制)不可分解成两个小于N的因数相乘，则要采用整体置零法或整体置数法构成
整体置零法和整体置数法
6.4
7
第十章 AD转换和DA转换
AD转换
双积分型
原理性框图
组成
积分器
比较器
计数器
逻辑控制
时钟信号源
步骤
先清空
转换开始前，使VL=0，将计数器清零，并接通开关S0，使电容完全放电
VL=1,转换开始
电压输出波形
双积分过程的控制
电路结构
控制过程