DSP锁相环控制器原理

DSP锁相环控制器原理，设备Ti omapl138，该设备具有两个锁相环（PLL）控制器PLLC0和PLLC1。这些PLL控制器通过各种时钟分频器向设备的大多数组件提供时钟信号。

Phase-Locked Loop Controller (PLLC) 锁相环控制器

• 1. 简介
  • PLL控制器包含PLLC0、PLLC1
  • 通过分频器为部件提供不同时钟
  • PLL0和PLL1提供的输出有：
    • 域时钟：PLL0_STSCLC[1-7] & PLL1_SYSCLK[1-3]
    • 辅助时钟：PLLC0的PLL0_AUXCLK
  • 可用的分频器
    • Pre_PLL分频器：PREDIV
    • POSTDIV
    • SYSCLCf:D1、、、Dn
  • 其他信号
    • PLL倍频器PLLM
    • 软件PLLPLLEN
• 2. PLL控制器
  • PLL0和PLL1配置方式相同
  • PLL0提供系统时钟，通过软件操作PLLC0寄存器
    • 大多数设备
  • PLL1提供部分外部时钟，PLLC1寄存器
    • DDR
    • ASYNC3
  • 架构图TR p148
  • 不同设备的时钟选择p149图
  • PLL编程——三种情况
    • 首先进行解锁-解锁PLL寄存器权限
    • 如果powered down (PLLPWRDN bit in PLLCTL is set to 1)——步骤4
    • 如果power up ——步骤5，改倍频和分频器
    • 倍频正确，只需要改分频器——步骤6
• 3. 解锁PLL寄存器权限
  • 如果PLL被误关，PLL0_AUXCLK等会停止
  • PLL锁定比特在SYSCFG模块
    • CFGCHIP0(chip configuration)寄存器的PLL_MASTER_LOCK比特锁定PLLC0
    • CFGCHIP3寄存器的PLL1_MASTER_LOCK比特锁定PLLC1
    • SYSCFG模块有自己的锁定机制——KICK0R、KICK1R寄存器，需先解锁SYSCFG
  • 操作方式
    • 1.将KEY值写入KICK0R/KICK1R
    • 2.按需清除CFGCHIP0/CFGCHIP3寄存器的PLL_MASTER_LOCK/PLL1_MASTER_LOCK比特
    • 3.配置所需PLL寄存器值
    • 4.设置CFGCHIP0/CFGCHIP3寄存器的PLL_MASTER_LOCK/PLL1_MASTER_LOCK比特值（重新锁定）
    • 5.给KICK0R/KICK1R写入错误值（重新锁定）
• 4. 从PLL power down初始化PLL mode
  • PLLCTL寄存器的PLLPWRDN比特值为零，说明处于power down模式
  • 1.PLLC0.PLLCTL寄存器的CLCMODE寄存器写值，配置参考时钟
  • 2.切换PLL到bypass模式
    • a.PLLCTL.PLLENSRC-->0(使能PLLEN比特位)
    • b.选择外部时钟愿，PLLCTL.EXTCLKSRC-->0 /1 TRp157
    • c.切换到bypass模式，PLLCTL.PLLEN-->0
    • d.等待4个OSCIN周期，以确保PLLC切换到bypass模式
  • 3.重置PLL，PLLCTL.PLLEN-->0
  • 4.PLL跳出power down模式，PLLCTL.PLLPWRDN-->0
  • 5.设置倍频，PLLM寄存器；设置分频，POSTDIV寄存器
  • 6.按需对PLLDVIn寄存器进行操作，改变SUSCLKn的分频
    • a.等待PLLSTAT.GOSTA-->0，说明当前无操作
    • b.PLLDIVn.RATIO写值
    • c.PLLCMD.GOSTAT-->0,标志初始化新的分频器
    • d.等待PLLSTAT.GOSTAT-->0，标志分频结束
  • 7.配置PLL离开重置模式，PLLCTL.PLLRST-->1
  • 8.等待PLL锁定，锁定时间和器件相关
  • 9.配置PLL离开bypass模式，PLLCTL.PLLEN-->1
• 5. 从非power down初始化（和pd模式后部分一致）
  • PLLCTL寄存器的PLLPWRDN比特值为1，说明不处于power down模式
  • 1.切换PLL到bypass模式
    • a.PLLCTL.PLLENSRC-->0(使能PLLEN比特位)
    • b.选择外部时钟愿，PLLCTL.EXTCLKSRC-->0 /1 TRp157
    • c.切换到bypass模式，PLLCTL.PLLEN-->0
    • d.等待4个OSCIN周期，以确保PLLC切换到bypass模式
  • 2.重置PLL，PLLCTL.PLLEN-->0
  • 3.设置倍频，PLLM寄存器；设置分频，POSTDIV寄存器
  • 4.按需对PLLDVIn寄存器进行操作，改变SUSCLKn的分频
    • a.等待PLLSTAT.GOSTA-->0，说明当前无操作
    • b.PLLDIVn.RATIO写值
    • c.PLLCMD.GOSTAT-->0,标志初始化新的分频器
    • d.等待PLLSTAT.GOSTAT-->0，标志分频结束
  • 5.配置PLL离开重置模式，PLLCTL.PLLRST-->1
  • 6.等待PLL锁定，锁定时间和器件相关
  • 7.配置PLL离开bypass模式，PLLCTL.PLLEN-->1
• 6. 倍频正确时，仅修改分频器
  • a.等待PLLSTAT.GOSTA-->0，说明当前无操作
  • b.PLLDIVn.RATIO写值
  • c.PLLCMD.GOSTAT-->0,标志初始化新的分频器
  • d.等待PLLSTAT.GOSTAT-->0，标志分频结束