数电第五章思维导图

这是一篇关于数电第五章思维导图的思维导图，包含SR锁存器，不需要触发信号，直接通过输入信号等内容。

触发器

• SR锁存器
  • 不需要触发信号，直接通过输入信号
  • 或非门组成的锁存器
    • 或非门电路结构的特点：有1出0，全0出1
    • 电路结构
    • 图形符号
    • 特性表
    • 1.不管原态是啥，只要SD为1，Q*就为1；只要RD为1，Q*就为0. 2.SD、RD的1状态同时消失后状态不定
  • 与非门组成的锁存器
    • 与非门电路结构的特点：有0出1，全1出0
    • 电路结构
    • 图形符号
    • 特性表
    • 1.不管原态是啥，只要SD为1，Q*就为1；只要RD为1，Q*就为0. 2.SD、RD的0状态同时消失后状态不定
  • 动作特点
    • 输入信号在全部作用时间内都能直接改变输出端Q和Q'的状态，也将SD称为直接置位端，将RD称为直接复位端
  • 输出状态的定义
    • Q=1，Q'=0---1态；
    • Q=0，Q'=1---0态；
  • 注意：Q和Q'取值应相反，Q=Q'=0或Q=Q'=1，既不是0态，也不是1态，该两种情况都应禁止
• 电平触发的触发器
  • 时钟信号（CLK/CP）：只有触发信号变为有效电平后，触发器才能按照输入的置1、置0信号置成相应的状态
  • 电平触发SR触发器
    • 电路结构
    • 图形符号
    • 特性表
    • （1）CLK=0时，门G3、G4截止，S、R不会影响输出端的状态，触发器保持原状态不变。（2）CLK=1时，门G3、G4打开：保持、置1、置0、禁止态
  • 带异步置位、复位端的电平触发SR触发器
    • 电路结构
    • 图形符号
    • 利用SD'和RD’给触发器置初态，置完位后应立刻将其回复到无效电平（高电平），并且应在CLK的状态下进行。
  • 电平触发D触发器
    • 电路结构
    • 图形符号
    • 特性表
    • 为适应单端输入信号的需要，将电平触发SR触发器改接，得到电平触发的D触发器（D型锁存器）
  • 动作特点
    • 只有当CLK变为有效电平时，触发器才能接收输入信号，并按照输入信号将触发器的输出置成相应的状态
    • 在CLK=1的全部时间里，S和R状态的变化都可能引起输出状态的改变。在CLK回到0以后，触发器保存的是CLK回到0以前瞬间的状态
  • 未解决的问题
    • 抗干扰能力弱
    • 具有约束条件
• 脉冲触发的触发器
  • 主从SR触发器
    • 电路结构
    • 图形符号
    • 特性表
    • 解决的问题
      • 解决了一个时钟脉冲只改变一次状态
    • 未解决的问题
      • 误翻，CLK=1，S、R发生变化
      • 存在约束条件，S*R=0
    • （1）CLK=1，主工作，从不工作；（2）CLK下降沿到来时，主不工作，从工作； （3）CLK回到低电平后输出状态不定。
  • 主从JK触发器
    • 电路结构
    • 图形符号
    • 特性表
    • 解决的问题
      • 不存在约束条件（J*K=0)了
    • 未解决的问题
      • 误翻，CLK=1时，J、K出现干扰信号，并且主触发器保留了下来
    • 具有多输入端的主从JK触发器
      • 和主从JK触发器一样
      • J=J1*J2;K=K1*K2
    • S=JQ' , R=KQ
  • 动作特点
    • 触发器翻转分两步动作：第一步，在CLK=1期间主触发器接收输入端信号，被置成相应的状态，从触发器不变；第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，输出端Q和Q'的状态改变发生在CLK下降沿。（若CLK以低电平为有效信号，则Q和Q'的状态发生在CLK的上升沿。）
    • 因为主触发器本身是一个电平触发SR触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。（可能会有二次翻转）