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计算机组成原理

根据王道的计算机组成原理做的笔记，包含各个章节 1.计算机概述 2.数据的表示和运算 3.存储系统 4.指令系统 5.中央处理器根据王道的计算机组成原理做的笔记，包含各个章节 1.计算机概述 2.数据的表示和运算 3.存储系统 4.指令系统 5.中央处理器 6.总线 7.输入输出系统

编辑于2023-04-25 09:52:40 江西

阿畅721

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计算机组成原理
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计算机组成原理

第一章计算机系统概述

计算机发展历程

电子管时代

逻辑元件：电子管

编程语言：机器语言

主存：延迟线或者磁鼓

容量小、体积大、成本高

晶体管时代

逻辑元件：晶体管

编程语言：开始使用高级语言

主存：磁心存储器

运算速度大幅提高，开始有了操作系统的雏形

中小规模集成电路时代

逻辑元件：中小规模集成电路

主存：半导体存储

高级语言发展迅速，开始有了分时操作系统

超大规模集成电路时代

逻辑元件：大规模/超大规模集成电路

产生了微处理器

并行、流水线、高速缓存、虚拟存储器等概念都开始被使用

计算机系统层次结构

计算机系统的组成

对某一功能来说，如果它既可以用软件实现也可以用硬件实现，则称为软硬件在逻辑上是等效的

计算机硬件的基本组成

早期的冯诺依曼架构，以运算器为中心

微处理器问世之前，运算器和控制器分离，而且存储器的容量很小，因此设计成以运算器为中心的结构，其他部件都通过运算器完成信息的传递。

依据“存储程序”原理

包含存储器、控制器、运算器、输入输出设备

现代计算机的组织结构，以存储器为中心

使IO操作尽可能绕过CPU，直接在I/O设备和存储器之间完成，以提高系统的整体运行效率

计算机的功能部件

存储器

MAR 和MDR 虽然是属于存储器的，但是在现代是集成在CPU 中的

运算器

核心是算术逻辑单元ALU

还包含若干通用寄存器

累加器ACC

乘商寄存器MQ

操作数寄存器X

变址寄存器IX

基址寄存器BR

控制器

程序计数器PC

指令寄存器IR

控制单元CU

计算机软件的分类

系统软件

操作系统OS

数据库管理系统DBMS

语言处理程序

应用软件

计算机的工作过程

从源程序到可执行文件

预处理器、编译器、汇编器、链接器

指令的执行过程

从经典的五级流水线角度来理解：取指、译码、执行、访存、写回

计算机系统的多级层次结构

高级语言层

汇编语言层

操作系统层

传统机器语言层

微程序机器层

计算机的性能指标

机器字长

计算机进行一次整数运算所能处理的二进制数据的位数

数据通路带宽

数据总线一次能并行传送信息的位数

运算速度

吞吐量

是评价计算机性能的综合参数

主频

主频越高，完成指令的一个执行步骤所用的时间越短，执行指令的速度越快

注意主频并不能影响CPI，但可加快指令的执行速度

影响CPU性能的三个要素：主频、CPI、指令条数，三者相互制约

M、G、T、E、ZFLOPS，都是浮点数执行速度的衡量指标

几个术语

兼容是指计算机软件或硬件的通用性，通常发生在同一系列的不同型号的机器中

重要

冯诺依曼架构计算机的特点

存储程序结构

五大部件

运算器、控制器、存储器、输入和输出设备

指令和数据二进制按地址寻访

指令在存储器中按顺序存放

指令由操作码和地址码组成

早期冯诺依曼架构以运算器为中心（后来逐步发展成为以存储器为中心，并尽量使I/O不经过CPU）

计算机的性能指标

MIPS、CPI、MFLOPS

主频高的计算机不一定运算速度就快，运算速度还受其他许多因素影响

MIPS=主频/CPI

琐碎知识点

CPU(中央处理器)：集成了运算器和控制器的芯片

许多功能既可由软件，也可由硬件进行实现，如乘法器

计算机组成与体系结构的区别

体系结构：指令集、数据类型、存储器寻址技术等，大多都是指抽象的属性

计算机组成：如何实现体系结构所表现的属性

第二章数据的表示和运算

数制与编码

不同数制之间的转换

二、八、十六进制互转

都以二进制为桥梁进行位数划分

任意进制转十进制

带权展开即可

十进制转任意进制

整数部分

除基取余，由下往上

小数部分

乘基取整，由上往下

注意

并不是每一个十进制小数都可以准确地用二进制表示，但任意一个二进制小数都可以用十进制小数表示

真值与机器数

真值：日常生活中使用的这种带正负号的数

机器数：计算机中存储的把符号数字化的数

BCD码

8421码最常用

余三码

2421码

校验码

奇偶校验码

码距为2，可以检测出奇数位错误

实现方法

奇校验码

整个校验码中1的个数为奇数

偶校验码

整个校验码中1的个数为偶数

海明码

海明码的求取步骤

计算校验位数

将校验位和信息位按规则排列在海明位上

按规则确定每一位信息位由哪些位校验位进行校验

对上步分出的组，进行组内异或得到该组对应的校验位的取值

校验原理

每个校验组分别利用校验位和参与形成该校验位的信息位进行奇偶校验检查，若为0则无错，否则为1的位出错

CRC循环冗余校验码

CRC冗余码的求取步骤

n+1位生成多项式，将原始信息左移n位，除以生成多项式，余数最高位为1商1，最高位为0商0，每次不做减法做异或

定点数的表示与运算

定点数的表示

无符号数和有符号数的表示

无符号数

通常只有无符号整数

没有符号位，n位二进制可表示2的n次方个数

有符号数

约定最高位为符号位

机器数的定点表示

约定机器数中的小数点位置是固定不变的

定点小数（纯小数）

约定小数点的位置固定在符号位之后，有效数值位之前

定点整数（纯整数）

小数点的位置在有效数值部分最低位之后

各种数码

原码

用机器数的最高位表示该数的符号，其余的各位表示该数的绝对值

注意真值0的原码表示有正零和负零两种形式

n+1位原码整数的表示范围：-(2^n-1)~2^n-1

n+1位原码小数的表示范围：-(1-2^(-n))~1-2^(-n)

反码

正数的反码是它的原码，负数的反码符号位不变数值位全部取反

反码通常并无特殊用处，一般作为原码求补码或者补码求原码的中间过渡

真值0 的反码表示不唯一，同样具有正0和负0两种形式

n+1位反码整数的表示范围：-(2^n-1)~2^n-1

n+1位反码小数的表示范围：-1+2^(-n)~1-2^(-n)

补码

正数的补码与原码一致，负数的补码等于反码末位加1，要考虑进位

真值0的补码表示是唯一的，因此对于定点小数，补码比原码多表示一个-1，对于定点整数，补码比原码多表示一个-2^n

注意负数的补码还有一种简便求法：从原码的低位向高位数起第一个1 及其右边的数字与原码保持一致，其左边的数字全部取反

已知负数补码求原码，依然采用的是符号位不变，数值位全部取反后末位加1的方法

已知x补，求-x补：符号位数值位全部取反，末位加1

n+1位补码整数的表示范围：-2^n~2^n-1

n+1位补码小数的表示范围：-1～1-2^(-n)

移码

在真值上加上一个常数，偏置通常取2^n，则移码等于在补码的基础上将符号位取反

常用来表示浮点数的阶

移码中0 的表示唯一，和补码中唯一的那个0 是不一样的，符号位不同

总结

n+1位原码、反码表示范围是相同的，因为反码和原码是一一对应的关系，但n+1位补码因为真值0的表示唯一，表示范围要比n+1位原码在整数和小数中分别多一个值

定点数的运算

定点数的移位运算

算术移位

移位的对象是有符号数，移位过程中的符号位保持不变

正数移位后出现的空缺一律添0

负数

原码添0

补码左移添0，右移添1

反码添1

逻辑移位

操作对象是逻辑代码，可视为无符号数

一律添0

循环移位

不带进位位的循环移位

将最高/最低位同时移入最低/最高位以及进位标志位

带进位位的循环移位

将进位标志位也加入移位循环

原码定点数的加减法运算

加法

先判符号位，若相同，则绝对值相加，结果符号位不变；若不同，则做减法，绝对值大的数减去绝对值小的数，结果符号位与绝对值大的数相同

减法

首先将减数符号取反，然后将被减数与符号取反后的减数按原码加法进行运算

这里不容易理解，可直接用十进制的思想来进行计算，先判断正负，然后用绝对值大的减去绝对值小的

补码定点数的加减法运算

两个操作数均用补码表示

加法时，两数补码直接相加；减法时，将被减数与减数的机器负数相加

符号位符号位与数值位按同样规则进行运算，符号位产生的进位要丢掉，结果的符号位由运算得出

上述规则也可叙述为A+B补=A补+B补，A-B补=A补+（-B）补

补码运算的结果也为补码

注意

无符号数的减法运算与有符号数是一样的，都是加上减数的补数，即运算的规则是完全一致的，只是最后对运算结果的解释方式不同

符号扩展

定点整数的扩展

正数，一律添0

负数

原码添0

反码和补码添1

定点小数的扩展

正数

末位一律添0

负数

原码和补码末位添0

反码末位添1

溢出概念和判别方法

负+负=正，运算结果小于机器所能表示的最小负数，产生下溢

正+正=负，运算结果大于机器所能表示的最大正数，产生上溢

仅当两个符号相同的数相加或者两个符号相反的数相减才可能产生溢出

判别方法

一位符号位

两个操作数的符号相同，结果又与原操作数的符号不同，则表示结果溢出

双符号位，也称为模4补码

00表示结果为正数无溢出

01表示结果正溢出

10表示结果负溢出

11表示结果为负数无溢出

此时最高的符号位代表真正的符号

需要注意的是模4补码的存储只需一个符号位，因为对于任意一个正确的数值来说，模4补码的两位是相同的

采用一位符号位根据数据位的进位情况判断溢出

符号位与最高数位的进位相同则说明没有溢出

也即当最高有效位和符号位进位不同时才说明发生了溢出

符号位进1最高位进0发生下溢

符号位进0最高位进1发生上溢

注意

加法器最高位有进位对运算结果不说明什么，不一定有溢出

定点数的乘法运算

原码一位乘法

符号位与数值位分开求

部分积和被乘数取双符号位

被乘数与乘数均取绝对值参与运算，乘积的数值是两个操作数的绝对值的乘积

符号位数两个因数的符号位异或得到

从乘数的最低位yn开始判断，若yn=1则部分积加上被乘数的绝对值；若yn=0则部分积加上0然后右移一位

原码乘法的右移操作均为逻辑右移

n次移位n次累加

补码一位乘法(Booth乘法)

这是一种有符号数的乘法，符号位参与运算，运算的数均以补码表示

被乘数和部分积取双符号位

乘数末位增设附加位yn+1，且初值为0，若ynyn+1相同则部分积右移一位，若ynyn+1为01，则部分积加被乘数的补码并右移一位，否则加负的被乘数的绝对值并右移一位

这其中的移位操作都按补码移位来运算，即若部分积为正，右移添0 ，为负则右移添1

n次移位，n+1次累加

定点数的除法运算

原码除法运算（不恢复余数法）

商符和商值分开进行

每次减去被除数的绝对值的补码，如果发现部分余数为负则商0，并将余数和商左移一位后再加上被除数的补码直接得到下一步的部分余数

补码除法运算（加减交替法）

被除数、除数和余数采用双符号位

第一步，若被除数喝除数同号则被除数减去除数，异号则被除数加上除数

部分余数和除数同号则商1 余数左移一位减去除数，异号则商0 余数左移一位加上除数

C语言的强制类型转换

有符号定点整数转换为长度相同的无符号定点整数

不改变数据内容，改变解释方式

长整数变短整数

高位截断，低位保留

短整数变长整数

符号扩展

数据的存储和排列

存储

大端方式

高字节（注意不是高位）存低地址，符合人类阅读习惯

小端方式

低字节存低地址，便于机器处理

区别是字中字节的存储顺序不同，但字的存储顺序是相同的

排列

边界对齐

有可能浪费一些存储空间，但可以提高取指令和取数的速度

补充

c语言中struct存储的边界对齐问题

每个成员存储的起始地址%该成员的长度=0

结构体的长度必须为最大成员长度的整倍数

边界不对齐

可以充分利用存储空间

浮点数的表示与运算

浮点数的一般格式：阶符+阶码的数值部分+数符+尾数的数值部分

阶码是整数，尾数是定点小数

规格化浮点数

规定尾数的最高数位必须是一个有效值

当尾数用原码表示

正数：0.1xxxx

负数：1.1xxxx

当尾数用补码表示

正数：0.1xxxx

负数：1.0xxxx

左规：尾数算术左移，阶码减1

右规：尾数算术右移，阶码加1

总结

浮点数尾数的基数为2 时，原码规格化数的尾数最高位一定是1 ，补码规格化数的尾数最高位一定与尾数符号位相反。当基数为4 时，原码规格化形式的尾数最高两位不全为0 ；当基数为8 时，原码规格化形式的尾数最高3 位不全为0 。

IEEE754标准

格式：数符+阶码（用移码表示）+尾数（用原码表示），阶码偏置值取127

最大的特点是为了能使尾数多表示一位，将最高位的“1”隐含，因此尾数实际上是24位

几种特殊情况

全0阶码全0尾数：+/- 0

全0阶码非0尾数：非规格化浮点数

注意虽然此时阶码全为0 ，但非规格化数的阶是-126 ，而不是-127

全1阶码全0尾数：+/-∞

全1阶码非0尾数：NaN

注意-128 对应的移码为全1 ，-127 对应的移码为全0 ，这两种阶码都用作特殊用途，因而IEEE754 标准的阶码最小为-126 ，移码为00000001

浮点数的加减运算

对阶

小阶向大阶看齐

尾数求和

将对阶后的尾数按定点数加（减）运算规则运算

规格化

视最后结果的形式选择左规还是右规

当尾数的最高数值位与符号位不同时，即为规格化形式

舍入

0舍1入法

恒置“1”法

溢出判断

浮点数的溢出与否是由阶码的符号决定的

采用双符号位，尾数用补码表示时，如果两个正数相加最终得到尾数的符号位为01并不能判断运算发生了溢出，而是先通过右规，阶码加1，如果阶码的符号位为01则说明发生了溢出

当阶码的符号位出现01 时，即阶码大于最大阶码，表示上溢，进入中断处理；而当阶码的符号位出现10 时，即阶码小于最小阶码，表示下溢，按机器零处理，无需进行中断处理

c语言中的浮点数类型及相互转换

int转化为float可能会丢失精度(其原因是float 尾数的有效数值位只有1+23=24 位，而int 则有31 位)，而转化为double则不会

float 转为int 可能发生溢出，也可能会丢失精度

最常见的转换

char->int->long->double

float->double

第三章存储系统

存储器的概述

分类

按层次分

高速缓存

容量小，价格高，速度最快，通常集成于CPU中

主存

容量小，价格高，速度较快

辅存

容量大，价格低，速度慢

按存储介质分

磁盘表面存储器

磁心存储器

半导体存储器

光存储器

按存取方式分

随机存储器RAM

任何一个存储单元的内容都可以随机存放，存储时间与存储单元的物理位置无关

主要用作主存或高速缓存

只读存储器ROM

只能随机读出而不能写入，信息一旦写入就固定不变

断电内容也不丢失（想想U盘）

广义的只读存储器实际上是可以通过电擦除等方式进行写入的

内容寻址存储器CAM

是一种特殊的RAM存储阵列

主要工作机制就是将输入的数据项与CAM中存储的数据项进行比较，考察是否匹配，并输出匹配信息

串行访问存储器

按物理位置的先后顺序进行寻址

顺序存取存储器

直接存取存储器

磁盘

按信息的可保存性分

信息断电即消失——易失性存储器，如RAM

断电后仍保持——非易失性存储器，如ROM、磁表面存储器和光存储器

性能指标

存储容量

单位成本

存储速度

存储速度=数据传输率=数据的宽度/存储周期

通常存储周期要大于存取时间，因为任何一种存储器在读写操作之后总要有一段恢复内部状态的复原时间，尤其是破坏性读出的存储器

多级存储系统

为了解决大容量、高速度和低成本3个相互制约的矛盾

主要思想是上一层的存储器作为低一层存储器的高速缓存，上一层的内容都只是下一层中内容的副本

cache——主存——辅存的三级存储系统

cache—主存是为了解决CPU和主存速度不匹配问题

主存—辅存是为了解决存储系统的容量问题

主存-Cache之间的调动由硬件自动完成，对所有程序员均透明；主存-辅存之间由硬件和操作系统共同完成，对应用程序员透明

补充

cache—主存系统的效率=访问cache的时间/平均访存时间

系统存储总容量具有包含性原则，不能认为存储系统总容量是各个层次系统容量的简单相加

半导体随机存储器

sram

特点

由双稳态触发器（六晶体管mos）组成

集成度低，造价高

存取快，功耗大，用于制造高速缓冲器如cache

非破坏性读出，无需对信息进行再生

cache用sram实现

dram

特点

用栅极电容来存储信息

DRAM的基本存储单元通常只使用一个晶体管，造价低，集成度高

读取慢，一般用于制造大容量存储系统

主存用dram实现

重要

dram采用地址复用技术，地址线是原来的1/2，且地址信号分行、列两次传送

破坏性读出，每次读完必须进行刷新操作

刷新

电容上的电荷只能够维持1-2ms，因此每隔一段时间就必须刷新，通常刷新周期取2ms

刷新单位是行，因此刷新操作时仅需行地址

刷新方式

集中刷新

在一个刷新周期中利用固定时间进行刷新，此时间内不可读写，称之为死时间

优点是读写操作不受刷新工作的影响，系统的存取速度较高；缺点是死时间内不能访问存储器

分散刷新

把每行的刷新分散到各个工作周期中，例如可在译码时进行刷新

优点是没有死时间；缺点是增加了系统的存取周期，降低了整机的速度

异步刷新

结合前两种方式，将刷新周期( 通常取2ms) 除以行数，得到两次刷新之间的时间间隔，利用逻辑电路每隔时间t 产生一次刷新请求

刷新时需要注意的问题

刷新对CPU是透明的，不依赖于外部的访问

刷新单位是行，因此刷新时只需要行地址

刷新操作与读操作类似，但又有所不同，仅给栅极电容补充电荷而不需要信息输出；并且刷新时不需要选片，即整个存储器中的所有芯片同时被刷新

sram和dram都是易失性存储器，断电后数据都会消失(这一点注意与SRAM无需刷新而DRAM需要刷新进行区别)，而rom则不同

rom

只读存储器，一有了信息就不能轻易改变

类型

可擦除可编程只读存储器EPROM

闪速存储器Flash Memory，如u盘

固态硬盘

用固态电子存储芯片阵列制成的硬盘

采用闪存(FLASH芯片)

采用DRAM

bios芯片也是rom，与内存统一编址

数据线数和地址线数共同反映存储体容量的大小

注意

在计算SRAM 的引脚数目时，除了地址线和数据线，还应加上片选线和读/ 写控制线（读写控制线也可用一根）；计算DRAM 的引脚数目时，除地址线和数据线外还需加上行通选、列通选以及读写控制线，并且注意由于DRAM 采用地址复用技术，因而它的地址线要减少一半

d ram的一次完整刷新过程需要占用一个存储周期

主存与cpu的连接

主存容量的扩展

位扩展法

cpu的数据线数与存储芯片的数据位数不相等

用多个存储器件对字长进行扩充，增加存储字长

连接方式

将多个存储芯片的地址端、片选端和读写控制端相应并联，数据端分别引出

某一时刻要选中所有的芯片，所以片选信号CS要连接到所有芯片

字扩展法

增加存储器中字的数量，而位数不变

在某一时刻只需选中部分芯片，所以通过片选信号CS 或者采用译码器设计连接到相应的芯片

字位同时扩展

既增加存储字长，也增加存储字的数量

片选可用线选法和译码片选法

存储芯片的地址分配和片选

线选法

用除片内寻址外的高位地址线直接分别连至各个存储芯片的片选端

这些片选地址线每次寻址时只能有一位有效，不允许同时有多位有效

译码片选法

用除片内寻址外的高位地址线通过地址译码器芯片产生片选信号

双端口ram和多模块存储器

双端口ram

同一存储器，具有两个独立端口、独立地址线、数据线和读写控制线

多模块存储器

单体多字存储器

一个存储体每个存储单元存储m个字，总线宽度也为m，一次并行读出m个字

增大了存储器的带宽，但是只对在主存中连续存放的指令和数据作用明显

多体并行存储器

多个容量和存取速度都相同的模块组成，独立的控制电路、mar和mdr

高位交叉编址

地址高位数体号，确定模块，低位是体内地址

存取方式仍是串行，因此依然是顺序存储器

动态分配信道

只相当于在容量上扩充了存储器，却没有速度的提升

低位交叉编址

地址低位是体号，高位数体内地址

支持流水线方式的并行存取

设计原则

模块存取一个字的周期为t

总线传输周期为r

存储器交叉模块数应大于等于m=t/r，m称为交叉存取度

连续存取m 个字所需时间为t1=t+(m-1)r

可能发生访存冲突的原则：给定的访存地址在相邻的四次访问中出现在同一个存储模块内

注意

多端口存储器扩大存储容量的难度比多体结构存储器大很多，而且不能对多端口存储器的同一个存储单元同时执行多个写入操作，而多体结构的存储器则允许在同一个存储周期对几个存储体执行写入操作

高速缓存cache

程序访问的局部性原理

时间局部性

空间局部性

cache的基本工作原理

cache位于存储器层次结构的顶层，通常由sram构成

cache 中的块数要远小于主存中的块数，它仅保存主存中最活跃的块的副本

cpu与cache之间的数据交换以字为单位，而cache与主存之间的数据交换则以cache块为单位

cache 和主存的映射方式

在cache 中要为每块添加一个标记，指明它是主存哪一块的副本，除此之外还要在每一行前添加一个有效位用于说明该行信息是否有效

直接映射

主存中的每一块对应cache中唯一的一个位置

直接映射的关系可以定义为：cache 块号= 主存块号%cache 块的总数，注意是块号对行数进行取余操作

从映射关系函数可以看出，主存块号的低c位正好对应于其在cache中存放的行号

主存块号除去行号剩下的部分t位被设置为对应cache行的行标识中

地址结构

标记+cache行号+块内地址

访存过程：根据中间c位直接定位到cache行，比对cache行标识与该行的高t位，若相同且有效位为1，则命中；若不相同或者有效位为0，则未命中，此时从主存中读入该地址对应的块送到cache行中，置有效位为1并且将该块内容送往cpu

特点

简单，但不灵活，块冲突概率最高，空间利用率最低

全相联映射

每一块可以装入cache中的任何一个位置，每行的标记用于指示该行出自内存的哪一块

cpu访存时要与所有行的标记进行比较

特点

优点

灵活，冲突概率低，空间利用率和命中率都比较高

缺点

访存时的比较速度慢，实现成本高

地址结构

标记+块内地址

主存地址中除了块内地址，整个主存块号都被作为标记

组相联映射

核心思想是：cache分组，组间直接映射，组内全相联映射

每组m个cache行，则称为m路组相联

组相联映射的关系可以定义为：组号=主存块号%分组数

地址结构

标记+组号+块内地址

注意

cache 的总容量在计算时，要考虑为标记项和数据块容量的和，其中标记项包含有效位、脏位、替换算法控制位和标记字段

cache 采用直接映射方式时的映射表中要包含有效位、一致维护位（脏位）、替换算法控制位和主存块标记位（通常为主存地址比cache 多出来的位数）

cache 的每一行对应一个标记阵列中的标记项

按物理地址访问cache 时，物理地址的”块内地址”指的是cache 与cpu 交换数据的块大小，而不是主存块的大小，p150 t1 ，p151 t5

cache中主存块的替换算法

随机算法

先进先出算法

近期最少使用算法

最不经常使用算法

cache写策略

写命中情况下

全写法，也称为写直通，写直达，write through

当cpu对cache写命中时，把数据同时写入cache和主存

替换某一块时无需写回主存，直接覆盖即可

特点

简单，能随时保持主存数据的正确性

增加了访存次数，降低了访存效率

写回法，write back

写命中时，只修改cache的内容，不立即写入主存，只在换出该块时写回主存

减少了访存次数，但存在不一致的隐患

采用此策略时每个cache行必须设置一个脏位以反映此块是否被CPU修改过

写不命中情况下

写分配法

加载主存中的块到cache中，更新这个cache块

非写分配法

只写入主存，不进行调块

非写分配法通常与全写法合用，写分配法通常与写回法合用

虚拟存储器

页式虚拟存储器

每个页表项包含逻辑页号(虚页号，隐含)、主存块号、外存块号、有效位、访问位、脏位

快表TLB

快表中存放的是主存中页表的某些页表项的副本，快表由高速缓冲器组成( 相联存储器，按内容寻访) ，速度快；快表- 页表机制类似于cache- 主存机制

cache命中，则说明所需内容在cache中，页表必然命中，快表不一定命中；cache未命中，和页表及快表的命中与否没有必然联系；但快表命中则页表必然命中，而页表命中时快表未必命中

段页式虚拟存储器

总结

虚地址：虚页号+页内地址

按虚页号先访问快表

快表项：标记(全相联时就是虚页号，组相联时是虚页号的高位，低位用于快表组索引)+有效位+实页号

快表实际上保存的是某些页表项的副本

快表命中则直接由实页号拼接页内地址得到物理地址，先访cache，cache不命中则访存

快表不命中则访问主存中页表，查找实页号，可能产生缺页中断

实地址：实页号+ 页内地址，访问cache 时要分成：标记+ 行号( 直接映射)/ 组号( 组相联映射)+ 块内地址( 不是页内地址，cache 块大小和主存页可能不一样)

第四章指令系统

指令格式

一条指令通常包括操作码和地址码

基本指令格式

零地址指令

空操作指令、停机指令、关中断指令等

仅用在堆栈计算机中

一地址指令

只有目的操作数的单操作指令

隐含约定目的地址的双操作数指令通常另一个操作数来自累加器ACC

二地址指令

常用的算术和逻辑运算指令

三地址指令

四地址指令

定长操作码指令格式

在指令字的最高位部分分配固定的若干位(定长)表示操作码

扩展操作码指令格式

核心思想是操作码的长度随地址码的减少而增加

地址数最多的指令占用高位操作码，留某些低位用于扩展地址数少的指令

基本原则

不允许短码是长码的前缀

操作码不能重复

指令寻址

顺序寻址

PC+1自动形成下一条指令的地址

跳跃寻址

通过转移类地址实现，跳跃的结果是当前指令修改PC值，下一条指令地址仍然通过PC给出

常见的数据寻址方式

隐含寻址

不明显给出操作数的地址

例如累加器对于单地址指令格式来说属于隐含寻址

立即数寻址

指令中的地址字段不是地址，就是操作数

直接寻址

指令的地址字段直接给出操作数的真实地址

间接寻址

指令中的地址字段是操作数的有效地址的地址

一次间接寻址的寻址范围取决于存储器的位数

可扩大寻址范围，便于编制程序；缺点是在执行阶段要多次访存

寄存器寻址

指令中直接给出操作数所在的寄存器编号，操作数在寄存器内

地址码长度小，指令字短且不用访存，执行速度快；缺点是寄存器价格昂贵

寄存器间接寻址

指令中给出一个寄存器编号，操作数的有效地址存放在该编号的寄存器中

与一般间接寻址相比速度更快，但指令的执行阶段需要访存

注意

寄存器寻址，则寄存器里装的就是操作数；寄存器间接寻址，寄存器里装的是操作数的有效地址，不要搞混了

相对寻址

指令中的形式地址作为地址偏移量，加到pc上得到有效地址

需要注意的是，每取出一个字，pc的值要加1，再加相对寻址的偏移量才是最终的有效地址

操作数的地址不是固定的，它随PC值的变化而变化，且与指令地址之间总是相差一个固定值，因此便于程序浮动，广泛用于转移指令

注意

在多道程序设计中，程序需要在内存中浮动，而相对寻址十分适合程序浮动，因此是多道程序设计中最为重要的寻址方式

基址寻址

有效地址为基址寄存器中的内容加上指令中的形式地址，形式地址为偏移量

基址寄存器面向操作系统，其内容由操作系统指定，主要用于解决程序逻辑空间与存储器物理空间的无关性

有利于多道程序设计，并可用于编制浮动程序

变址寻址

有效地址为变址寄存器的内容与指令中形式地址之和，变址寄存器内容为偏移量

变址寻址针对于用户，主要用于处理数组问题，变址寄存器内容由用户决定

适合编制循环程序

一次变址寻址的寻址范围取决于变址寄存器的位数

堆栈寻址

硬堆栈

寄存器堆栈

软堆栈

划分主存区域做堆栈

在采用堆栈结构的计算机系统中，大部分指令表面上都表现为无操作数指令的形式，因为操作数地址都隐含使用了SP（堆栈指针）

做题时注意的几个问题

无符号数运算溢出的判断：当最高位向更高位有进位时则溢出；有符号数运算溢出：最高位和次高位进位不同则溢出；溢出标志OF只用于判断有符号运算时的溢出，无符号数运算时溢出只用考虑进位/借位标志

无符号数看进位/借位标志CF、零标志ZF；有符号数一般用补码，此时看符号标志SF、溢出标志OF、零标志ZF

当指令格式中定义了“目的操作数”时，则在没有明确说明的情况下，一般默认最终运算结果存放到目的操作数所在的寄存器或者主存单元中

X86汇编指令

只需要记住两操作数的指令的运算结果都是保存到第一个操作数

CISC和RISC的基本概念

复杂指令系统计算机CISC

对可访存指令不加限制

绝大多数为微程序控制

可以通过一定方式实现指令流水线

精简指令系统计算机RISC

指令长度一致，按边界对齐存放

只有Load/Store指令可访存

以硬布线控制为主，不用或少用微程序控制

必须实现指令流水线

第五章中央处理器

CPU的基本功能和基本结构

CPU的功能

指令控制

操作控制

时间控制

数据加工

中断处理

CPU的基本结构

运算器

功能

对数据进行加工和处理

组成

算术逻辑单元ALU

暂存寄存器

对应用程序员是透明的

累加寄存器

是一个通用寄存器，用于暂时存放ALU运算的结果信息，可以作为加法运算的一个输入端

通用寄存器组

程序状态字寄存器PSW

移位器

计数器

控制器

功能

每条指令的执行都是由控制器发出的一组微操作实现的

组成

程序计数器

一般来说，程序计数器的位数取决于存储器的容量，但要视具体题目条件而定

指令寄存器

指令译码器

存储器地址寄存器

存储器数据寄存器

时序系统

微操作信号发生器

分类

硬布线控制器

微程序控制器

上述出现的寄存器中，控制器中的寄存器除了程序计数器PC之外都是用户不可见的；运算器中的累加寄存器和通用寄存器组是用户可编程的

指令执行过程

指令周期

cpu取出并执行一条指令的时间

一个指令周期包含多个时钟周期（或称节拍）

通常情况下指令的执行周期可以分为四个阶段

取指阶段，访存取指

间址阶段，先访存一次取出有效地址，再访存一次取出操作数

执行阶段

中断周期

cpu在每条指令结束前都会发中断查询信号，若有中断请求则cpu进入中断响应阶段

指令周期的数据流

取指周期

根据PC中的内容从主存中取出指令代码并存放在IR中

数据流向

PC-MAR-地址总线-主存

CU发出控制信号-控制总线-主存

主存-数据总线-MDR-IR

CU发出读命令-PC内容加1

间址周期

任务是取操作数有效地址

数据流向

Ad（IR）-MAR-地址总线-主存

CU发出读命令-控制总线-主存

主存-数据总线-MDR（存放有效地址）

执行周期

没有固定的数据流

根据IR中的指令字的操作码和操作数通过ALU操作产生执行结果

中断周期

处理中断请求

数据流向

CU控制将SP减1，SP-MAR-地址总线-主存

CU发出写命令-控制总线-主存

PC-MDR-数据总线-主存（程序断点存入主存）

CU （中断服务程序入口地址）-PC

指令执行方案

单指令周期

固定指令周期，导致原本需要很短时间就可以执行完成的指令也要一个长周期才能执行完

多指令周期

指令需要几个周期就分配几个周期

流水线方案

指令之间并行执行

在每个时钟周期启动一条指令，多条指令同时运行在不同的执行阶段

数据通路的功能和基本结构

数据通路是指数据在功能部件之间传送的路径

概念

内部总线

连接cpu内部各部件之间的总线

系统总线

cpu 、内存、通道和各类I/O 接口间互相连接的总线

功能

实现cpu内部的运算器与寄存器及寄存器之间的数据交换

基本结构

cpu内部单总线方式

所有寄存器的输入端和输出端都连接到一条公共通路上

cpu内部三总线方式

将所有寄存器的输入端和输出端都连接到多条公共通路上

专用数据通路方式

根据数据和地址的流向来安排连接线路，避免使用共享的总线

补充说明

add指令和sub指令的结果均保存到第一个地址

主要题型就是给出指令，写出该指令对应的微操作程序序列及有效控制信号

题型套路

第一步一定是取指，然后根据指令功能进行运算等，最后将结果写回寄存器或者外存

不使用CPU 内部总线的数据通路的特点：结构复杂，硬件量大，不易实现，性能高，基本不存在数据冲突现象；使用CPU 内部总线的数据通路的特点：结构的简单，实现容易，性能较低，存在较多的冲突现象

有关运算结果的存放位置问题

如果指令中明确说明了有“目的操作数”，则最终结果存放到指令所指明的目的操作数所在的位置

如果指令中没有明确说明“源操作数，目的操作数”等，则默认将结果存放到第一个操作数所在的位置，与汇编保持一致

如果该条指令的一个操作数来自于累加器ACC ，那么结果最终默认也存放到ACC 中

控制器的功能和工作原理

硬布线控制器

基本原理

根据指令的要求、当前的时序及外部和内部的状态，按时间的顺序发送一系列微操作控制信号

组成

组合逻辑门电路

触发器

CU的输入信号来源

指令译码器译码产生的指令信息

时序系统产生的机器周期信号和节拍信号

来自执行单元的反馈信息即标志

硬布线控制器的时序系统及微操作

时钟周期

机器周期

通常用内存中读取一个指令字的最短时间作为机器周期

指令周期

微操作命令

与前面数据通路部分基本类似

cpu的控制方式

同步控制

所有的控制信号均来自系统中一个统一的时钟

异步控制

不存在基准时标信号，各部件按自身固有的速度工作

联合控制

大部分采用同步控制，小部分采用异步控制

微程序控制器

基本思想

将每条机器指令编写成一个微程序，每个微程序包含若干微指令，每条微指令对应一个或几个微操作命令

基本概念

微命令与微操作

微命令是控制部件向执行部件发出的各种控制命令

微命令与微操作是一一对应的

微指令与微周期

微指令是若干微命令的集合

一条微指令通常包含两大部分信息

操作控制字段

顺序控制字段

主存储器和控制存储器

主存位于cpu外部，用RAM实现

CM位于CPU内部，用ROM实现

程序与微程序

微程序是微指令的有序集合，一条指令的功能由一段微程序来实现

重要的寄存器

微地址寄存器CMAR，对应于MAR的功能

CMDR或μIR，对应于IR的功能

注意

控制存储器中的微程序个数应为机器指令数再加上对应取指、间址和中断周期等共用的微程序数

若指令系统中具有n 种机器指令，则控制存储器中的微程序数至少是n+1 （1 为公共的取指微程序）

编码方式

直接编码

无需译码，微命令字段中每一位都代表一个微命令

特点

简单直观、执行速度快

微指令字长过长，造成控制存储器容量极大

字段直接编码

将微指令的微命令字段分成若干小字段，把互斥性的微命令组合在同一字段中，将相容性的组合在不同字段中，每个字段独立编码，每种编码代表一个微命令且各字段编码含义单独定义

编码原则

互斥性的同一段，相容性的不同段

每小段的信息位不能太多

每个小段还要留出一个状态表示本字段不发出任何微命令，通常用000

字段间接编码方式

地址形成方式

断定方式

直接由微命令的下地址字段指出

通常默认就是这种方式

根据机器指令的操作码形成

增量计数法

(CMAR)+1->CMAR

根据各种标志决定微指令分支转移的地址

通过网络测试形成

由硬件直接产生微程序入口地址

微指令的格式

水平型微指令

每一位对应一个控制信号

形象讲就是“胖胖的”

一条水平型微指令定义并执行几种并行的基本操作

用水平型微指令编写的微指令长，微程序短

格式：操作控制字段+判别测试字段+后继地址字段

垂直型微指令

总的来说是“瘦瘦的”

采用类似机器指令的操作码的方式，采用微操作码编译法，由微操作码规定指令的功能

一条垂直型微指令只能定义并执行一种基本操作

微指令短、简单、规整、便于编写微程序，但是微程序长、执行速度慢、工作效率低

混合型微指令

硬布线和微程序控制器的特点对比

硬布线

微操作控制信号由组合逻辑实施产生

快

繁琐、不规整

不易于扩充

用于RISC

微程序控制器

微操作控制信号以微程序的形式存放在控制存储器中，指令执行时读出即可

慢

较为规整

CISC

易于扩充修改

注意

执行一条微指令，下一条微指令的地址是由上一条微指令中的下地址字段显式给出的，因此如果采用微程序控制方式，相应地在硬布线控制器的每一个微命令后都要加一条Ad(CMDR)->CMAR微操作用于形成下一条微指令的地址

微程序入口是由指令的操作码部分经微地址形成部件形成的

微程序控制器的字段直接编码方式中，将互斥性的微命令放在同一组，相容性的微命令放在不同组，每组分别编码，要注意的是，每组都要留出一种状态表示本字段不发出命令，在计算编码位数时要加上这一个状态

指令流水线

指令流水线的基本概念

核心思想是把一条指令的执行过程分成若干个子过程，每个子过程与其它子过程并行执行

流水线的分类

按使用级别分

部件级功能流水线

将复杂的算术逻辑运算组成流水线工作方式

处理机级功能流水线

将一条指令解释过程分成多个子过程

处理机间流水线

是一种宏流水，每个处理机完成某一专门任务，各处理机得到的结果需存放在与下一个处理机共享的存储器中

按可完成的功能分

单功能流水线

只能实现一种固定的专门功能的流水线

多功能流水线

通过各段间的不同连接方式可以同时或不同时地实现多种功能的流水线

按同一时间内各段之间的连接方式分

静态流水线

在同一时间内流水线的各段只能按同一种功能的连接方式工作

动态流水线

在同一时间内，当某些段正在实现某种运算时，另一些段却正在进行另一种运算

按各个功能段之间是否有反馈信号分

线性流水线

不存在反馈回路

非线性流水线

存在反馈回路，从输入到输出的过程某些功能段将数次通过流水线

影响流水线的因素

资源冲突

结构相关

多条指令在同一时刻争用同一资源而形成的冲突

解决方法

后一相关指令暂停一周期

资源重复配置

数据存储器

指令存储器