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数字电路（全）0~10
数字电路思维导图，高效率复习数字电路！
编辑于2020-06-09 15:29:37- 嵌入式
- 数字电路
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数字电路
数字电路概述
数字信号
时间
离散
幅值
离散
开关通断、电压高低、电流有无、
基本工作信号是用1和0表示的二进制数字信号 在电路上反映为高电平和低电平
特点
晶体管处于开关工作状态，抗干扰能力强、精度高。
通用性强。结构简单、容易制造，便于集成及系列化生产。
具有“逻辑思维”能力 数字电路能对输入的数字信号 进行各种算术运算和逻辑运算、逻辑判断， 故又称为数字逻辑电路
分类
组合逻辑电路
电路的输出信号只与当时的输入信号有关， 而与电路原来的状态无关。
时序逻辑电路
电路的输出信号不仅与当时的输入信号有关， 而且还与电路原来的状态有关。
学习方法
逻辑代数是分析和设计数字电路的重要工具，应熟练掌握。
重点掌握各种常用数字逻辑电路的逻辑功能、外部特性及典型应用。
掌握基本的分析方法 注意培养和提高查阅有关技术资料和数字集成电路产品手册的能力。
本课程实践性很强。 应重视习题、基础实验和综合实训等实践性环节。
数制与编码
数制
数码
由数字符号构成且表示物理量大小的数字和字母组合。
计数制
多位数码中每一位的构成方法，以及从低位到高位的进制规则。
位权
位权大小是以基数为底，以数码所在位置序号为指数的整数次幂
常用数制
十进制
数码：0~9（0、1、2、3、4、5、6、7、8、9、）
计数制：逢十进一
基数：10个
位权：10的幂
二进制
数码：0、1
计数制：逢二进一
基数：2个
位权：2的幂
八进制
数码：0~7（0、1、2、3、4、5、6、7）
计数制：逢八进一
基数：8个
位权：8的幂
十六进制
数码：0~9、A~F（0、1、2、3、4、5、6、7、8、9、 A（10）、B（11）、C（12）、D（13）、E（14）、F（15）
计数制：逢十六进一
基数：16个
位权：16的幂
编码
BCD码
8421码
权值为8、4、2、1，故称为有权BCD码
5421码
权值为5、4、2、1
2421码
权值为2、4、2、1
余3码
由8421码加3(0011)后形成的，是一种“对9的自补码”
格雷码
在一组数的编码中，若任意两个相邻的代码只有一位二进制数不同， 则称这种编码为格雷码（Gray Code）， 另外由于最大数与最小数之间也仅一位数不同， 即“首尾相连”，因此又称循环码或反射码。
奇偶校验码
是一种通过增加冗余位使得码字中"1"的个数恒为奇数或偶数的编码方法，
它是一种检错码。在实际使用时又可分为垂直奇偶校验、水平奇偶校验和水平垂直奇偶校验等几种。
一个二进制码字，如果它的码元有奇数个1，就称为具有奇性。
字符码
ASCII码
美国信息交换标准代码）是基于拉丁字母的一套电脑编码系统， 主要用于显示现代英语和其他西欧语言。
数制转换
通用方法
十进制转其他进制
正整数部分
除基取余法（逆序）
（1)用十进制数除以其他进制的基数
例如：二进制基数就是2
(2)保留余数
（3）重复（1）和（2），直到商为0
4）把余数按倒序（低位到高位）写出
正小数部分
乘基取整法（正序）
（1）用十进制数乘以其他进制的基数
（2）保留结果的整数部分作为转换结果的数字，取出小数部分继续相乘
（3）重复（1）和（2），直到小数部分为0
十进制转二进制的负整数处理
（1）负数要在正整数转换完后前加0
（2）取反，把0写成1，把1写成0
（3）再把取反后的二进制数+1
其他进制转十进制
数乘位权之和法
该数每一位的数字对应的权值的乘积之和
第n位数权值为X数制的基数X的第n位幂
例如：二进制数（011）=0*2的2次方+1*2的1次方+1*2的0次方=3
8421法（仅限正整数）
十进制与二进制
如果一个数制有n个整数，i是第i个数距离0位的距离。 代表第i位的一个数。 q为每个阶中的第一位到 
二进制化为十进制 （分层后计数和对阶相乘再加）
（1)分阶层：把二进制数按四位一阶分开，不足四位则在前面补0
（2)计数和：把每个四位对应写上8421,把每位对应的8421相乘，再把其相加。
（3)乘阶数：（2）中得出的结果乘于对应的阶数，再把其相加。
十进制化二进制 （余数一个个降阶取整和，再凑成和）



（5）用各个阶层内的8421乘1或0组成对应的计数和。
二进制与八进制
因为
一个位的八进制数占三个位的二进制数
二进制转八进制 （3合1）
(1)分阶层：三位数一阶分阶层，不足三位则在前面补0。
(2)计数和：每个阶层对应写上421， （八进制是0~7，8用不上），对应相乘0和1。
(3)直接写：计完数和后不用再乘阶数，直接写下各阶计数和的数相连。
八进制转二进制 （1分3）
（1）分计数和：八进制每一位数代表的都是二进制每三位数的计数和， 每位数分为一个阶层计数和。
（2）组计数和：写出对应阶层的421，再乘以对应的0或1。
（3）取消阶层：不分三位一阶直接写出。
二进制与十六进制
因为
一个位的十六进制数占四个位的二进制数
二进制转十六进制 （4合1）
(1)分阶层：四位数一阶分阶层，不足四位则在前面补0。
(2)计数和：每个阶层对应写上8421，对应相乘0和1,（16进制0~9、A~F）。
(3)对应写：计完数和后不用再乘阶数，但是超过9的数写下对应字母
十六进制转二进制 （1分4）
（1）分计数和：十六进制每一位数代表的都是二进制每四位数的计数和， 每位数分为一个阶层计数和。
（2）组计数和：写出对应阶层的8421，再乘以对应的0或1。
（3）取消阶层：不分四位一阶直接写出。
逻辑代数 （布尔运算）
逻辑运算
逻辑基本运算
与运算（逻辑乘）
表达式：Y=A·B
输入 输入 输出 A B Y 0 0 0 0 1 0 1 0 0 1 1 1 口诀：有0出0，全1出1。
逻辑图形：
或运算（逻辑加）
表达式：Y=A+B
输入 输入 输出 A B Y 0 0 0 0 1 1 1 0 1 1 1 1 口诀：有1出1，全0出0。
逻辑图形：
非运算（逻辑反）
表达式：
输入 输出 A Y 0 1 1 0 口诀：见1出0，见0出1。
逻辑图形：
逻辑复合运算
与非运算
表达式：
输入 输入 输出 A B F 0 0 1 0 1 1 1 0 1 1 1 0 口诀：有0出1，全1出0。
逻辑图形：
或非运算
表达式：
输入 输入 输出 A B F 0 0 1 0 1 0 1 0 0 1 1 0 口诀：有1出0，全0出1
逻辑图形：
异或运算
表达式：
输入 输入 输出 A B Y 0 0 0 0 1 1 1 0 1 1 1 0 口诀：相异出1，相同出0。
逻辑图形：
同或运算
表达式：
输入 输入 输出 A B Y 0 0 1 0 1 0 1 0 0 1 1 1 口诀:相同出1，相异出0。
逻辑图形：
与或非运算
表达式：
逻辑图形：
不用口诀，一步步算，先与后或再非。
逻辑函数
逻辑函数： 如果对应于输入逻辑变量A、B、C、…的每一组确定值， 输出逻辑变量Y就有唯一确定的值，则称Y是A、B、C、…的逻辑函数。 记为Y=(A,B,C,…………)
表示方法
逻辑表达式
在逻辑表达式中，等式右边的字母A、B、C、D等称为输入逻辑变量， 等式左边的字母Y称为输出逻辑变量，
字母上面没有非运算符的叫做原变量，有非运算符的叫做反变量。
由逻辑变量和与、或、非3种运算符连接起来所构成的式子。
用输入逻辑变量A、B、C、的与、或、非3种逻辑运算关系来表示输出逻辑变量B的结果。通过这个表达式可以通过代入输入逻辑变量的值计算出输出逻辑变量的值。
真值表
将输入逻辑变量的所有可能取值与相应的输出变量值排列在一起而组成的表格。
（1个输入变量有0和1两种取值， n个输入变量就有
左边是输入逻辑变量对取值组合可能，以二进制数表示，从0开始到 正变量用1，反变量0。
右边是输出逻辑变量，在左边输入逻辑变量对取值组合的情况下， 成立用1表示，不成立用0表示。
逻辑电路图
把逻辑图形符号也就是门电路元件的逻辑图形用线连接起来构成逻辑电路图， 用逻辑电路图来表示逻辑函数的关系。
正负逻辑
正逻辑
高电平定义为逻辑“1”，低电平定义为逻辑“0”。
负逻辑
低电平定义为逻辑“1”，高电平定义为逻辑“0”。
逻辑代数化简
卡洛图化简
最小项
如果一个函数的某个乘积项包含了函数的全部变量， 其中每个变量都以原变量或反变量的形式出现，且仅出现一次， 则这个乘积项称为该函数的一个标准积项，通常称为最小项。
N个变量共有最小项
对于任意一个最小项，只有一组变量使它的值为1， 即最小项里的，原变量取1，反变量取0的。
两个最小项之积恒为0，即互斥
变量所以最小项之和恒为1，其中一个为1
最小项的的相邻性： 任何两个最小项如果他们只有一个因子不同，其余因子都相同，则称这两个最小项为相邻最小项。
最小项表达式
任何逻辑函数都可以表示为最小项之和的形式，标准与或表达式。 而且这种形式是唯一的，也就是说每个逻辑函数只有一种最小项表达式。
卡诺图是把最小项按照一定规则排列而构成的方框图。
N变量的卡诺图有
最小项排列规则：几何相邻的必须逻辑相邻。逻辑相邻的最小项可以合并。 逻辑相邻：两个最小项,只有一个变量的形式不同,其余的都相同。
几何相邻的含义： 一是相邻——紧挨的，上下左右； 二是相对——任一行或一列的两头，上接下，左接右； 三是相重——对折起来后位置相重，四角，对称，重合；
卡洛图规范：
1、列出逻辑函数的最小项表达式，由最小项表达式确定变量的个数 （如果最小项中缺少变量，应按例的方法补齐）。 画出最小项表达式对应的卡诺图按照格雷码排列分配位置。
2、将卡诺图中的1格画圈，一个也不能漏圈， 否则最后得到的表达式就会与所给函数不等； 1格允许被一个以上的圈所包围（可重复）。
3、圈的个数应尽可能得少。即在保证1格一个也不漏圈的前提下，圈的个数越少越好。因为一个圈和一个与项相对应，圈数越少，与或表达式的与项就越少。
4、按照2k个方格来组合（即圈内的1格数必须为1，2，4，8等）， 圈的面积越大越好。 因为圈越大，可消去的变量就越多，与项中的变量就越少。
5、每个圈应至少包含一个新的1格，否则这个圈是多余的。
6、用卡诺图化简所得到的最简与或式不是唯一的。
常用卡诺图
2变量
3变量
4变量
代数化简定理
代入规则
任何一个含有变量A的等式， 如果将所有出现A的位置都用同一个逻辑函数代替，则等式仍然成立。
已知等式 A+A*B=A ，用函数Y=AC代替等式中的A， 根据代入规则，等式仍然成立，即有：(AC)+(AC)*B=AC
反演规则
对于任何一个逻辑表达式Y，如果将表达式中的所有 “·”换成“＋”， “＋”换成“·”， “0”换成“1”， “1”换成“0”， 原变量换成反变量，反变量换成原变量，
那么所得到的表达式就是函数Y的反函数 这个规则称为反演规则。
对偶规则
对于任何一个逻辑表达式Y，如果将表达式中的所有 “·”换成“＋”， “＋”换成“·”， “0”换成“1”， “1”换成“0”， 而变量保持不变，
则可得到的一个新的函数表达式Y＇，Y＇称为函Y的对偶函数, 这个规则称为对偶规则。
代数化简
并项法
利用
合并公因子，消去变量A
吸收法
利用
吸收多消去余项
消去法
利用
冗余律,消去
利用
冗余律，消去冗余项BC
配项法
逆向利用
乘1法配项，可以配出冗余公式消去冗余项
拆家法
利用反演律
拆分或者合成与非项
代数化简公式定律
01律
A·0=0
A·1=A
A+0=A
A+1=1
交换律
A·B=B·A
A+B=B+A
结合律
A·(B·C)=(A·B)·C
A+(B+C)=(A+B)+C
分配律
A·(B+C)=A·B+A·C
A+(BC)=(A+B)(A+C)
互补律
重叠律
反演律
双重否定律
冗余律
吸收律
A+A·B=A
A·(A+B)=A
还原律
组合逻辑电路
小规模集成电路：是指每片在十个门以下的集成芯片。
分析
根据给定的逻辑电路图，求出电路的逻辑功能。
(1)由逻辑图写表达式；
(2)化简表达式；
(3)列真值表；
(4)描述逻辑功能。
设计
根据给定的实际逻辑问题，求出实现其逻辑功能的最简单的逻辑电路。
(1)分析设计要求，设置输入输出变量并逻辑赋值；
(2)列真值表；
(3)写出逻辑表达式，并化简；
(4)画逻辑电路图。
小结
①组合电路的特点
在任何时刻的输出只取决于当时的输入信号。
而与电路原来所处的状态无关，实现组合电路的基础是逻辑代数和门电路。
②组合电路的逻辑功能描述方法
逻辑图、真值表、逻辑表达式、卡诺图和波形图等5种方法来描述，
③组合电路的分析步骤
逻辑图→写出逻辑表达式→逻辑表达式化简→列真值表→逻辑功能描述。
④组合电路的设计步骤
列真值表→写出逻辑表达式或画出卡诺图→逻辑表达式化简和变换→画出逻辑图。
寄存器
定义
在数字电路中，用来存放二进制数据或代码的电路称为寄存器。
寄存器是由具有存储功能的触发器组合起来构成的。 一个触发器可以存储1位二进制代码， 存放n位二进制代码的寄存器，需用n个触发器来构成。
基本寄存器
基本寄存器只能并行送入数据，需要时也只能并行输出。
单拍工作方式基本寄存器


无论寄存器中原来的内容是什么， 只要送数控制时钟脉冲CP上升沿到来， 加在并行数据输入端的数据D0～D3， 就立即被送入进寄存器中
双拍工作方式基本寄存器

（1）清零。CR=0，异步清零。

（2）送数。CR=1时，CP上升沿送数。

（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。
移位寄存器
移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移， 数据既可以并行输入、并行输出，也可以串行输入、串行输出， 还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。
单向移位寄存器
左移移位寄存器

右移移位寄存器

特点：
（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。
（2）n位单向移位寄存器可以寄存n位二进制代码。 n个CP脉冲即可完成串行输入工作， 此后可从Q0～Qn-1端获得并行的n位二进制数码， 再用n个CP脉冲又可实现串行输出操作。
（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。
双向移位寄存器

M=0时右移，M=1左移。
集成双向移位寄存器74LS194
应用
寄存器的应用很广，特别是移位寄存器， 不仅可将串行数码转换成并行数码，或将并行数码转换成串行数码， 还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路。
二进制的加减法等于二进制的左右移位
计数器
在数字电路中，能够记忆输入脉冲个数的电路称为计数器
分类
按时钟脉冲
异步计数器
计数脉冲只加到部分触发器的时钟脉冲输入端上， 而其它触发器的触发信号则由电路内部提供， 应翻转的触发器状态更新有先有后的计数器，称作异步计数器。
第1级由时钟脉冲控制翻转，第n级由第n-1级的Qn-1变化控制翻转
如果计数脉冲CP的频率为f0， Q0输出波形的频率为1/2f0， Q1输出波形的频率为1/4 f0， Q2输出波形的频率为1/8 f0。 这说明计数器除具有计数功能外，还具有分频的功能。
优点：电路结构相对简单
缺点：进位（或借位）信号是逐级传送的，工作频率不能太高； 状态逐级翻转，存在中间过渡状态 。
同步计数器
计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。
所以级由时钟脉冲cp统一控制翻转。
优点：各触发器的翻转与时钟脉冲同步。工作速度较快，工作频率也较高。
缺点：设计的电路结构相对复杂
按进制
二进制计数器
按二进制数运算规律进行计数的电路称作二进制计数器。
十进制计数器
按十进制数运算规律进行计数的电路称作十进制计数器。
N进制计数器
按N（任意）进制数运算规律进行计数的电路称作十进制计数器。
按数字变化规律
加法计数器
减法计数器
（加/减）可逆计数器
其他特殊计数器
二进制计数器详细分类
异步二进制计数器
异步二进制计数器是计数器中最基本最简单的电路， 它一般由接成计数型的触发器连接而成， 计数脉冲加到最低位触发器的CP端， 低位触发器的输出Q作为相邻高位触发器的时钟脉冲
N位异步二进制计数器由N个计数型（T′）触发器组成。
若采用下降沿触发的触发器 加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出 若采用上升沿触发的触发器 加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出 N位二进制计数器可以计2N个数，所以又可称为2^N 进制计数器。
异步二进制加法计数器
必须满足二进制加法原则：逢二进一
1+1=10，即Q由1→0时有进位。）
每输入一个计数脉冲，触发器应当翻转一次（即用T′触发器）
当低位触发器由1变为0时，应输出一个进位信号加到相邻高位触发器的计数输入端。
如果三位的二进制加法计数器从000状态开始计数，在第八个计数脉冲输入后， 计数器又重新回到000状态，完成了一次计数循环。 所以该计数器是八进制加法计数器或称为模8加法计数器。
CP顺序 Q2 Q1 Q0 等效十进制数 0 0 0 0 0 1 0 0 1 1 2 0 1 0 2 3 0 1 1 3 4 1 0 0 4 5 1 0 1 5 6 1 1 0 6 7 1 1 1 7 8 0 0 0 0



异步二进制减法计数器
必须满足二进制数的减法运算规则：0-1不够减，应向相邻高位借位，即10-1＝1。
每输入一个计数脉冲，触发器应当翻转一次（即用T′触发器）；
当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。
CP顺序 Q2 Q1 Q0 等效十进制数 0 0 0 0 0 1 1 1 1 7 2 1 1 0 6 3 1 0 1 5 4 1 0 0 4 5 0 1 1 3 6 0 1 0 2 7 0 0 1 1 8 0 0 0 0


同步二进制计数器
同步计数器中，各触发器的翻转与时钟脉冲同步。 同步计数器的工作速度较快，工作频率也较高。
同步二进制加法计数器
设计思想
① 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。
② 应控制触发器的输入端，可将触发器接成T触发器。 当低位不向高位进位时，令高位触发器的T＝0，触发器状态保持不变； 当低位向高位进位时，令高位触发器的T=1，触发器翻转，计数加1。
（2）当低位全1时再加1，则低位向高位进位。 1＋1＝1 11＋1＝100 111＋1＝1000 1111＋1＝10000 …… 可得到T的表达式为： T0=J0=K0=1 T1=J1=K1= Q0 T2=J2=K2= Q1Q0 T3=J3=K3= Q2Q1Q0



同步二进制减法计数器
设计思想
① 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。
② 应控制触发器的输入端，可将触发器接成T触发器。 当低位不向高位借位时，令高位触发器的T＝0，触发器状态保持不变； 当低位向高位借位时，令高位触发器的T=1，触发器翻转，计数减1。
（2）触发器的翻转条件是：当低位触发器的Q端全1时再减1，则低位向高位借位。 10－1＝1 100－1＝11 1000－1＝111 10000－1＝1111 …… 可得到T的表达式为： T0=J0=K0=1 T1=J1=K1=  T2=J2=K2= T3=J3=Kpp3=

同步二进制可逆计数器
将加法和减法计数器综合起来，由控制门进行转换，可得到可逆计数器。

S为加／减控制端 S=1时，加法计数 S=0时，减法计数
集成异步计数器CT74LS290芯片
74LS系列集成同步计数器
十进制同步加法计数器
74LS160
异步清零
同步置数
74LS162
同步清零
同步置数
4位二进制（16进制）同步加法计数器
74LS161
异步清零
同步置数
74LS163
同步清零
同步置数
十进制计数器设计
一般用芯片例如74LS290、74LS160、74LS161、74LS162、74LS163、
74LS290异步二－五－十进制加法计数器

若将Q0输出端接至CP1端，计数脉冲由CP0输入， 则构成8421BCD码十进制计数器，连接电路如图12.6(a)所示；
若将Q3输出端接至CP0端，计数脉冲由CP1输入， 则构成5421BCD码十进制计数器，连接电路如图12.6(b)所示。
（1）直接清零。当R0A和R0B为高电平、S9A和S9B至少有一个为低电平时， 各触发器Rd端均为低电平，触发器输出均为零，实现清零功能。 由于清零功能与时钟无关，故这种清零称为异步清零。
（2）直接置9（输出为1001）。当S9A和S9B为高电平， R0A和R0B至少有一个为低电平时，触发器F0和F3的Sd端及触发器F1和F2的Rd端为低电平，触发器输出为1001，实现直接置9功能。
（3）计数。当R0A、 R0B及S9A、S9B输入均为低电平时，门R和门S输出均为高电平，各JK触发器恢复正常功能（实现计数功能）。使用时，务必按功能表的要求，使R0和S9各输入端满足给定的条件，在输入时钟脉冲的下降沿计数。
（4）功能扩展。用少量逻辑门，通过对74LS290外部不同方式的连接，可以组成任意进制计数器。
74LS160、74LS162直接就是10进制的
74LS161、74LS163是16进制的要进行改装用置0或者置数转换为10进制
N进制的设计
利用集成计数器的清零端和置数端实现归零， 从而构成按自然态序进行计数的N进制计数器的方法。
1、用同步清零端或置数端归零构成N进置计数器
（1）写出状态S N-1的二进制代码。
（2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。
（3）画连线图，用与非门等连接到清零端或置数端。
2、用异步清零端或置数端归零构成N进置计数器
（1）写出状态SN的二进制代码。
（2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。
（3）画连线图，用与非门等连接到清零端或置数端。
同步和异步的区别
对应同一个N进制即从0开始的一直到N-1的N个数又回到0。
同步置0或置数
同步一直计数到了数N-1然后就直接回到0（没有过渡状态）， 然后显示0~N-1的所有数
异步置0或置数
异步一直计数到数N才回到0，但是数N是一个N-1到0的过渡状态， 并不会显示数N，只会显示0~N-1的所有数
计数器容量的扩展，用十进制一个表示个位，一个表示十位。

如果改装为N进制只需要在10的倍数进制范围类把复合条件的数接入置零端。
应用
计数器是一种应用十分广泛的时序电路， 除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。
计数器可利用触发器和门电路构成。 但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成N进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。
时序逻辑电路
时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关， 而且还与电路原来的状态有关。
为了记忆电路的状态，时序电路必须包含有存储电路。 存储电路通常以触发器为基本单元电路构成。
表示方法
时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图（波型图）和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。
状态表
状态表跟真值表差不多， 只是分开了现态和次态，根据现态（最小项）求出对应次态（结果）
状态图
画出状态现态从0开始一直走向次态的关系图可以发现它们之间的关系， 例如构成了循环。
分类
根据时钟分类
同步时序电路
各个触发器的时钟脉冲相同， 即电路中有一个统一的时钟脉冲， 每来一个时钟脉冲，电路的状态只改变一次。
异步时序电路
各个触发器的时钟脉冲不同， 即电路中没有统一的时钟脉冲来控制电路状态的变化， 电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。
根据输出分类
米利型时序电路
输出不仅与现态有关，而且还决定于电路当前的输入。
穆尔型时序电路
其输出仅决定于电路的现态，与电路当前的输入无关； 或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。
分析
基本步骤
电路图—>时钟方程、驱动方程和输出方程—>状态方程—>计算 —>状态图、状态表或时序图—>判断电路逻辑功能
时钟方程:CP=?(同步时序电路的时钟方程可省去不写。)
输出方程:Y=?(输出仅与电路现态有关，为穆尔型时序电路。)
驱动方程:R=?S=?/D=?/J=?K=?/T=?
状态方程:Q=?驱动方程代入各触发器的特性方程，得到状态方程。
状态表：
左边：输入、现态。
右边：次态、输出。
状态图：
一般从现态为0开始计算下一个次态，观察从图的走向规律， 比如是不是循环，是加法方向还是减法方向。
时序图（波型图）：
时序图也就是波形图更直观看出在时间轴上各个量随着CP的改变， 然后根据这些猜出该电路的具体功能
特点
在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。
触发器
触发器是构成时序逻辑电路的基本单元电路。 触发器具有记忆功能，能存储一位二进制数码。
特性
（1）有两个稳态，可分别表示二进制数码0和1，无 外触发时可维持稳态；
（2）外触发下，两个稳态可相互转换（称翻转）；
（3）有两个互补输出端。
（4）当输入信号消失后，所置成的状态能够保持不变。
分类
根据逻辑功能
RS触发器、D触发器、JK触发器、T和T´触发器；
按照结构形式
基本RS触发器、同步触发器、主从触发器和边沿触发器。
触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式
基本RS触发器




特性方程：
功能:置1、置0、保持、
应用：利用基本RS触发器的记忆功能，消除机械开关振动引起的干扰脉冲。
集成基本RS触发器74LS279芯片
同步触发器
同步触发器（时钟触发器或钟控触发器）：具有时钟脉冲CP控制的触发器。该触发器状态的改变与时钟脉冲同步。
同步概念
CP：控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。 同步触发器的状态更新时刻：受CP输入控制。
触发方式：电平触发方式 只有CP=1时（高电平有效） CP=0时，保持不变
现态：CP脉冲作用前触发器的原状态，用Qn表示；
次态：CP脉冲作用后触发器的新状态，用Qn+1表示。
特点：
（1）时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变， 与基本RS触发器相比，对触发器状态的转变增加了时间控制。
（2）R、S之间有约束。不能允许出现R和S同时为1的情况， 否则会使触发器处于不确定的状态。
同步RS触发器



特性方程：
同步D触发器（D锁存器）



集成同步D触发器74LS375芯片
特性方程：
Qn+1=D
功能：置1、置0、
同步JK触发器




特性方程：

功能：
置1、置0、保持、翻转、
空翻现象：就是在CP=1期间，触发器的输出状态翻转两次或两次以上的现象。
主从触发器（解决空翻）

主触发器：同步RS触发器（FF2），其状态由输入信号决定 从触发器：同步RS触发器（FF1），其状态由主触发器的状态决定

主从触发器分两步工作：
第一步，CP=1期间，主触发器的输出状态由输入信号R和S的状态确定，从触发器的输出状态保持不变。
第二步，当CP从1变为0时，主触发器的输出状态送入从触发器中，从触发器的输出状态由主触发器当时的状态决定。
在CP=0期间，由于主触发器的输出状态保持不变，因而受其控制的从触发器的状态也保持不变。
触发方式：主从触发方式（CP下降沿有效）。主从触发器状态的更新只发生在CP脉冲的下降沿，触发器的新状态由CP脉冲下降沿到来之前的R、S信号决定。
优点：克服了空翻，提高了工作的可靠性。
主从触发器展开
有主从RS触发器、主从D触发器、主从JK触发器、主从T触发器、主从T'触发器
只要理解主从触发的原理即可，对于具体每一种触发器的结构不用展开深究
边沿触发器
触发方式：边沿触发方式，靠CP脉冲上升沿或下降沿进行触发。
正边沿触发器：靠CP脉冲上升沿触发。
负边沿触发器：靠CP脉冲下降沿触发。
可提高触发器工作的可靠性，增强抗干扰能力。

表示触发器靠CP上升沿触发

表示触发器靠CP下降沿触发
T触发器



特性方程：
功能：保持、翻转、
T’触发器




特性方程：
功能：周期性自动翻转、
不同类型触发器之间的转换
转换方法（代入拼凑）：
利用令已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。
转换步骤：
（1）写出已有触发器和待求触发器的特性方程。
（2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。
（3）比较已有和待求触发器的特性方程， 根据两个方程相等的原则求出转换逻辑。
4）根据转换逻辑画出逻辑电路图。
各类触发器广义的定义
RS触发器
凡在CP时钟脉冲控制下，根据输入信号R、S情况的不同，具有置0、置1、保持、功能的电路
D触发器
凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路
JK触发器
凡在CP时钟脉冲控制下，根据输入信号J、K情况的不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。
T触发器
凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T＝0时能保持状态不变，T＝1时一定翻转的电路，都称为T触发器。
T＇触发器
凡每来一个时钟脉冲就翻转一次的电路，都称为T＇触发器
集成电路芯片
编码器
用二进制代码表示文字、符号或者数码等特定对象的过程，称为编码。 实现编码的逻辑电路，称为编码器。
编码原则：N位二进制代码可以表示 则对M个信号编码时，应由 p≥来确定位数N。
编码器分类
普通编码器 ：
定义：任何时刻只允许输入一个有效编码请求信号，否则输出将发生混乱。
优先编码器：
定义：允许同时输入两个以上的有效编码请求信号。 当几个输入信号同时出现时，只对其中优先权最高的一个进行编码
常用芯片
3位二进制优先编码器74LS148
译码器
把具有特定意义信息的二进制代码翻译出来的过程称为译码。 实现译码操作的电路称为译码器。
二-十进制译码器
设二进制译码器的输入端为n个，则输出端为2n个， 且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0）， 其余全为0（或为1）。
集成二进制译码器74LS138芯片
集成8421 BCD码译码器74LS42芯片
数码显示译码器
用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式 直观地显示出来的电路，称为显示译码器。
七段半导体数字显示器
七段字形显示方式 LED数码管通常采用图3-15所示的七段字形显示方式来表示0-9十个数字。
小结
把代码状态的特定含义翻译出来的过程称为译码， 实现译码操作的电路称为译码器。 实际上译码器就是把一种代码转换为另一种代码的电路。
译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。
二进制译码器能产生输入变量的全部最小项， 而任一组合逻辑函数总能表示成最小项之和的形式， 所以，由二进制译码器加上或门即可实现任何组合逻辑函数。
数据选择器
在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路， 叫做数据选择器，也称为多路选择器,其作用相当于多路开关。
常见的数据选择器
四选一
集成双4选1数据选择器74LS153
八选一
八选一数据选择器74LS151
两个八选一数据选择器74LS151级联为十六选一
十六选一
可用级联方法组成
凑成变量最小项实现组合逻辑电路
4选1实现3变量组合逻辑电路
8选1实现4变量组合逻辑电路
逻辑函数：n个地址变量的数据选择器， 不需要增加门电路，最多可实现n＋1个变量的函数。
基本步骤
（1）确定数据选择器：
（2）确定地址变量：
（3）求Di：（1）公式法（2）真值表法（3）图形法
（4）画连线图：
特点
（1）具有标准与或表达式的形式。

（2）提供了地址变量的全部最小项。
（3）一般情况下，Di可以当作一个变量处理。 因为任何组合逻辑函数总可以用最小项之和的标准形式构成。 所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi， 可以实现任何所需的组合逻辑函数。
加法器
实现加法运算的逻辑电路
半加器
能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。
全加器
能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。
Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。
全加器能把本位两个加数An 、 Bn 和来自低位的进位Cn-1三者相加，得到求和结果Sn 和该位的进位信号Cn 。
多位加法器
单个全加器也可以级联成多位加法器，即把低位的Ci进位给高位的Ci-1。
四位加法器电路74LS283芯片
数值比较器
能够比较数字大小的电路。
1.两个一位数A和B相比较的情况：
(1)A＞B：只有当A=1、B=0时，A＞B才为真；
(2)A＜B：只有当A=0、B=1时，A＜B才为真；
(3)A = B：只有当A=B=0或A=B=1时，A = B才为真。
数值比较器74ls85芯片
74ls85级联后可以组成多位的数值比较器， 即从高位开始逐位比较，优先级高位优于低位。