《数字电子技术基础》第六章 时序逻辑电路 知识点总结

《数字逻辑》课程笔记分享给你！本思维导图主要归纳了时序逻辑电路的知识要点，涉及同步时序分析、同步时序设计、状态基、异步时钟设计、异步时钟分析五个部分，使你了解时序逻辑电路的原理和设计方法，为下一步动手实践打下理论基础！

第六章 时序逻辑电路

• 概述
  • 特点：任一时刻的输出信号不仅取决于当时的输入信号，还取决于电 路的原来状态
  • 结构：时序逻辑电路由组合逻辑电路和存储电路（由触发器构成）两 部分组成 存储电路的部分输出反馈到组合逻辑电路的输入端
  • 描述方法：X输入；Y输出； Y=f（X，Q）输出方程 Z存储输入；Q存储输出 Z=g（X，Q）驱动/激励方程 方程式/状态转换表/时序图 Q次态=h（Z，Q）状态方程
• 分析方法
  • 1. 从给定的逻辑图中写出电路的输出方程和触发器的驱动方程，由此得 出状态方程
  • 2.将输入变量和触发器初态的取值组合代入状态方程和输出方程，得到 状态转换表
  • 3.将状态转换表的状态变化规律用状态转换图或时序图表示出来
  • 4.根据状态转换图 或时序图说明电路的逻辑功能
• 寄存器和 移位寄存器
  • 使用四级D触发器 构成的数码寄存器
    • 四级D触发器的输入构成数码输入端
    • 输出构成四位数码输出端
    • 触发器的时钟端连接在一起，作为数据锁存输入端
    • 异步置零端连接在一起作为寄存器的复位端
  • 移位寄存器
    • 分类：串入串出；串入并出；并入串出；并入并出 串行方式：一位一位进行操作 并行方式：将全部信息同时输入或同时输出
  • 四级D触发器构成 移位寄存器
    • 各级触发器状态方程 Q0次态=D0=D1r Q1次态=D1=Q0原态 Q2次态=D2=Q1原态 Q3次态=D3=Q2原态
    • 移位寄存器可利用串入并出的工作方式， 实现将串行数据转换为并行数据的串/并转换
  • 集成移位寄存器
• 计数器
  • 分类
    • 时钟连接方式分
      • 同步计数器
        • 在同步计数器中，每一个触发器通过相同的输入计数脉冲同时连接到每一个触发器，每一个触发器的状态变换与计数脉冲同步
        • 优点和缺点：由于每个触发器的同步翻转，它的工作速度很快，但布线更复杂。各个层次的触发器输出差异都很小，在解码时可以避免峰值。但是，如果同步计数器增加，计数脉冲的负载就会增加。
      • 异步计数器
        • 异步计数器（又称纹波计数器、行波计数器），有些触发器直接由输入计数脉冲控制，有些触发器是其他触发器的输出信号作为自己的时钟脉冲，因此每个触发器的状态具有不同的时间序列
        • 优点和缺点：异步二进制加法计数器线连接简单，触发器不是同步翻转，所以工作速度慢。各级触发器的输出差异较大，解码时容易出现峰值。但是，如果同步计数器的步长增加，则对计数脉冲的影响不显著。
    • 状态变化规律分
      • 加法计数器
        • 加法计数器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
      • 减法计数器
        • 加法计数器是产生数的差的装置
      • 加减计数器
        • 即能加又能减的装置
    • 计数方式分
      • 二进制
      • 十进制
      • M进制
  • 同步计数器分析
    • 功能分析 1，由触发器连接方式得同步时序逻辑电路 2，由状态转换图形成计数循环的特点，得计数器 3，根据计数循环状态数得十进制计数器 4，由状态变化递增规律得加法计数器 5，计数循环以外的状态，都能回到计数循环中，得自启动能力
  • 任意进制计数器的构成方法
    • 置零法（复位法）
      • 适用于有清零输入端的集成计数器。原理是不管输出处于哪一状态，只要在清零输入端加一有效电平电压，输出会立即从那个状态回到0000状态，清零信号消失后，计数器又可以从0000开始重新计数。
    • 置数法（置位法
      • 适用于具有预置功能的集成计数器。对于具有预置数功能的计数器而言，在其计数过程中，可以将它输出的任意一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个CLK脉冲作用后，计数器会把预置数输入端D0D1D2D3的状态置入输出端。预置数控制信号消失后，计数器就从被置入的状态开始重新计数。