FPGA

这是一篇关于FPGA的思维导图，主要内容包括：8.板级调试，7.后仿真，6.布局布线，5.前仿真，4.逻辑综合，3.功能仿真，1.设计定义，2.代码实现。

FPGA

• 1.设计定义
  • 方案验证、系统设计和FPGA芯片选型
• 2.代码实现
  • 将划分好的各功能模块用硬件描述语言表达出来，常用的硬件描述语言有Verilog HDL和VHDL
• 3.功能仿真
  • 功能仿真是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测
• 4.逻辑综合
  • 将高级抽象层次的语言描述转化成较低层次的电路结构
• 5.前仿真
  • 前仿真也叫做综合后仿真，仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去
• 6.布局布线
  • ①布局
    • 布局的过程就是将门级网表中的每一个门“安置”到CLB中的过程，这个过程是一个映射的过程。
  • ②布线
    • 布线是利用FPGA中丰富的布线资源将CLB根据逻辑关系连接在一起的过程。
  • 静态分析
    • 静态时序分析的方法是在布局布线后的实际电路中寻找寄存器和寄存器之间的最长路径延迟，通过最大延迟可以得出系统最大时钟速率。静态时序分析也是EDA工具自动完成，延迟路径信息可以在生成的时序报告中分析。
• 7.后仿真
  • 后仿真也称为时序仿真，是将布局布线的延时信息反标注到设计网表中来检测有无时序违规。
• 8.板级调试
  • 将EDA软件产生的数据文件（位数据流文件）下载到FPGA芯片中，进行实际的测试。
• 经过布局布线后，门与门之间的连线长度也确定了，所以后仿真包含的延迟信息最全，也最精确，能更好的反映芯片的额实际工作情况
• 综合后生成的门级网表只是表示了门与门之间虚拟的连接关系，并没有规定每个门的位置以及连线长度等。布局布线就是一个将门级网表中的门的位置以及连线信息确定下来的过程
  • 布局布线有时也叫作实现与布局布线，布局布线将逻辑网表中的门级连接关系配置到FPGA芯片内部的固有硬件结构上。布局布线过程将每一个门实际配置到固定位置的可编程逻辑块（CLB）中
• 综合是创造性的转化过程，它不但能翻译我们的电路，还能够优化我们的电路，比如去除电路描述中冗余的电路结构，或者复用功能相同的电路结构
• 将硬件描述语言描述的电路逻辑转化成与门、或门、非门、触发器等基本逻辑单元的互连关系，也就是我们常说的门级网表
• 器件延迟和路径延迟。 器件延迟是信号在经过器件传输时的延迟时间，器件延迟与器件本身特质相关；路径延迟是信号经过连接线时的延迟时间，与连线长度成正比。
• 常用的代码编辑器软件有notepad++和UltralEdit等，它们支持几乎所有主流编程语言的高亮显示、代码补全、自定义快捷键等功能，外观漂亮、功能强大，扩展性强，具有丰富的插件包，极大的提高工作效率
• 根据任务要求，评估系统的指标和复杂度，对工作速度和芯片本身的资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。