导图社区 数字逻辑电路
这是一篇关于数字逻辑电路思维导图，包括时序逻辑电路、数模和模数转换、脉冲信号的产生与整形、可编程逻辑器件等内容。
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建筑学建筑材料思维导图
第二章土的物理性质及工程分类
人工智能的运用与历史发展
电池拆解
数字逻辑电路
时序逻辑电路
锁存器
基本RS锁存器（复位置位）（使用了两个交叉耦合的或非门）
门控RS锁存器（C控制信号，分别与RS与运算先）
门控D锁存器（C=1时，Q（n+1）=D）
触发器
定义：利用一个时钟的特殊定时控制信号去限制存储单元状态的改变时间
主从触发器
主从RS触发器
形式：两个相同的门控RS锁存器连接，控制信号由外时钟信号CLK提供，互为反相，主从锁存器交替选通
保持，置零，置1，禁止（RS皆为1）
主从D触发器：两个相同的D锁存器相连接，控制信号由外CLK提供，互为反向
主从JK触发器
在主从D触发器的基础上加若干门电路组成
保持，置0，置1，翻转（JK皆为1）
优点：解决了锁存器的空翻（激励信号的多次改变）和振荡（控制信号有效时，等效于两个组合电路构成一个互为反馈网络的反馈系统，则系统可能因为瞬态特性的不稳定而振荡）
缺点：在主锁存器接收数据期间，要求输入数据保持恒定，避免任何干扰
边沿触发器
只在时钟发生跳变（上升沿或下降沿）（严格说在跳变前后极短一段时间内）触发器才能接收数据
维持阻塞边沿触发器
CMOS边沿触发器
脉冲工作特性
建立时间：输入信号在时钟脉冲的边沿到来之前，提前一段时间（Tset）到来
保持时间：在时钟脉冲到达后，输入信号必须维持一段时间（Th）不变
传输延迟时间：从时间脉冲边沿到达到触发器的新状态稳定的建立起来的所需要的时间
最高时钟频率，脉冲宽度，功耗
应用举例
消颤开关：消除机械开关断开或接通瞬间产生的一串脉动式的振动
异步脉冲同步化
单脉冲发生器：将任意宽度的输入脉冲转化为具有确定宽度的单个脉冲电路
时序逻辑电路的分析和设计
分析
同步：输出方程--驱动方程--状态方程--状态表--状态图--逻辑功能
异步：脉冲型/电位型
同步时序设计：状态图--化简去除多余状态--二进制编码--触发器--驱动输出--自启动特性检查（当时序电路的状态数不等于2的指数时，时序电路将存在多余无效状态，电路一旦进入无效状态，经过有限个时钟作用，可以自动返回到某个有效状态）
有限状态机
Moore型：输出只与有限状态机当前时刻的状态有关，而与当前时刻的输入信号无关
Mealy型：输出不仅与当前时刻的状态有关，而且与当前时刻的输入信号有关
冒险
异步时序逻辑电路：激励信号与时钟信号到达同一触发器的先后顺序难以确定
同步时序逻辑电路：门的带负载能力有限，实际上是用一个时钟信号驱动几个门电路，然后再由这几个门电路去驱动若干个触发器，但由于每个门的传输延时时间不同
消除：用同步代替异步，延长信号的传输延时
计数器
异步计数器
异步二进制计数器：每个触发器接成T'触发器，触发器之间串联而成，低位触发器的输出作为高位触发器的时钟输入，最高工作频率f=1/nTpf
异步十进制计数器：在异步二进制加法器的基础上增加与非门，与非门输入为Q3和Q1，当两者同为1时，与非门输出低电平，计数器中所有触发器清零
同步计数器
同步二进制计数器：T触发器构成，T0=1；Ti=Q（i-1）Q（i-2）....Q1Q0;最高频率f=1/（Tpf+Tpg）
同步十进制计数器
可逆计数器：加减皆可
通用同步集成
74163（二进制），74160（BCD），74190（可逆）
任意进制计数器
反馈复位法：利用相应状态的二进制代码通过组合电路产生异步清零信号
反馈置位法（置数）：给计数器重复置入某个数值来跳跃M-N个状态
应用
序列信号发生器：计数器加数据选择器
键盘扫描电路
寄存器
暂时存放二级制数码的时序逻辑部件
一类是由多位D触发器并行组成的寄存器，数据是在时钟有效边沿到来时存入的，另一类是由D锁存器组成，数据是在时钟某个约定电平下存入的。
移位寄存器
单向移位寄存器：串入-串/并出单向移存器；串/并入--串出单向移存器
双向移位寄存器
可编程分频器
串行加法器
串行累加器
序列信号发生器
移位寄存器型计数器
环形计数器
扭环形计数器
数模和模数转换
D/A转换器
分类
倒T形电阻网络D/A转换器：只有R和2R，
权电阻网络D/A转换器：电阻少，但差异大
技术参数
分辨率：对输出最小电压的分辨能力
转换误差：基准电压的波动，运算放大器的零点漂移，模拟开关的导通内阻和导通压降，电阻网络中电阻阻值的偏差，最小输出电压的一半
转换速度：建立时间，从输入的数字量发生突变开始，直到输出电压进入与稳态值相差+-0.5LSB范围以内的这段时间
精度：实际输出与理想值比较，由差分非线性--积分非线性
线性度，单调性
A/D转换器
基本原理：取样，保持，量化，编码
逐次逼近型A/D转换器
双积分型A/D转换器：将输入的模拟电压信号转换为与之成正比的时间宽度信号，然后在这个时间宽度里对固定频率的时钟脉冲计数，计数的结果就是正比于输入模拟电压的数字信号
分辨率：输出二进制的位数
转换误差：最低有效位的倍数
转换速度：完成一次AD转换器转换所需要的时间
脉冲信号的产生与整形
555集成定时器---基本结构：电阻分压器，电压比较器，RS锁存器，三极管放电开光
施密特触发电路
输出特性：有两个稳定的状态(高低电平，但稳态需要靠输入信号电平来维持)；具有滞回电压传输特性
用555定时器构成施密特触发电路
波形变换，脉冲整型，脉冲幅度鉴别
单稳态触发电路
组成工作原理：稳态，暂稳态，暂稳态持续时间t=RC，自动返回稳定状态
脉冲整形，脉冲延时，脉冲定时
多谐振荡器
自激振荡器，在接通电源后，不需要外加触发信号，便可以自动产生具有一定频率和一定脉冲宽度的矩形波发生器
两个暂稳态
可编程逻辑器件
基本结构：与或阵列结构，查找表结构（LUT）
PAL：可编程与阵列，固定或阵列
GAL：可编程与阵列，固定或阵列
CPLD：可编程的与或阵列，输出逻辑宏单元
FPGA：LUT，基本结构：IOB（可编程输入输出模块）CLB（可配置逻辑模块）ICR（互连资源）SRAM（静态存储器）
半导体储存器件
ROM
固定ROM：地址译码器加存储阵列，信息由制造时存入的
可编程ROM
一次性可编程ROM（PROM）
光可擦除可编程ROM（EPROM）：雪崩注入写入，紫外线下整体擦除
电可擦除可编程ROM（EEPROM）：高电压下字擦除和字改写功能，隧道效应
快闪只读存储器（FLASH Memory）
RAM
地址译码器+存储矩阵+读写控制电路
双极型RAM
场效应管型RAM
SRAM
DRAM：周期性充电
组合逻辑电路
静态冒险
定义：输入变化的前后，稳态输出不应该变化，但在输入变化的过程中，出现了毛刺
功能冒险
定义：多个输入量发生变化，变量变化有快慢
消除：选通脉冲是在输入变化而引起电路的变化达到稳定后出现的，这样取出的是无冒险的稳态输出
逻辑冒险
定义：输入变量仅有一个变化，即排除功能冒险，实际表征门的延迟
消除：修改逻辑设计，在最简输出上加多余项（包含其余不变变量的乘积项）；选通输出
动态冒险
定义：输入变化的前后，稳态输出应该有变化，但在输入变化的过程中，输出出现短暂的反复
消除：一般都是由于电路前级出现了静态冒险而引起的，故消除了静态冒险，动态冒险也能消除
Verilog语言--DDS的FPGA实现
编码器
二进制编码器
互相排斥型编码器，同一时刻，编码器N个输入端只有一个为有效电平
优先编码器
8线-3线优先编码器74148
10线-4线优先编码器74147
译码器/数据分配器
二线四线译码器，三线八线译码器，4线16线译码器
显示译码器
数据选择器
N路数据输入端，k路地址码输入端，一路数据输出端
算术运算电路
基本加法器
半加器HA：仅考虑两个一位二进制数相加，而不考虑低位的进位
全加器FA：考虑了低位进位，可用两个半加器和一个或门实现
串行进位加法器
高速加法器
全并行加法器：多位加法器输出和S和最高位进位信号总能写成输入信号A和B的最简逻辑表达式，因此可用二级门结构来实现电路逻辑功能，但位数过大时，会使门电路个数急剧增加，电路结构过于复杂
超前进位
思想：通过逻辑电路提前得出加到每一位全加器上的进位输入信号
超前进位电路CLA：进位信号均可以表示成P和G的函数，G=AB；P=A+B；在P和G已知的情况下，只要经过二级门电路的延迟就可以的到进位信号。
超前进位加法器通常以4位加法器位基本模块，以分层结构实现位数为4的倍数的加法器
全减器
数值比较器
代码转换器
逻辑门电路
晶体管的开关特性：半导体二极管，三极管，MOS管
分立元件门电路：二极管与门，二极管或门，三极管非门
TTL门电路
TTL与非门的电压传输特性
数字逻辑基础
编码
BCD码：8421码，5421码，2421码，余3码
格雷码：循环码，相邻两个代码之间仅有一位不同，其余各位均相同
奇偶检验码
字符数字码：ASCII（7位）
逻辑代数的基本定律和规则
基本规则：代入，反演，对偶
常用公式，基本定律，异或同或逻辑运算
逻辑函数的标准形式
最小项
标准与或式
最大项
标准或与式
逻辑函数的化简
公式法
卡诺图化简
