verilog简单总结报告目录

Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

verilog总结汇报

• 背景：verilog与硬件的姻缘
  • 数字电路
    • 大规模集成电路
      • FPGA
• Chapter1. 逻辑设计背景及Vivado基础
  • verilog基本要素总览
  • verilog在vivado上的应用流程
• Chapter.2 Verilog HDL基础
  • 数存储表示
    • 定点数
    • 浮点数
  • 简单逻辑符号
    • 非与或
    • 与非、或非、异或
  • 逻辑函数表达式与逻辑图
  • 模块和端口
  • 数据类型
    • 变量
    • 常量
      • parameter
  • 运算符
• Chapter.3 组合逻辑电路
  • always块的使用
    • 敏感信号列表“or”“，”“@”
      • 组合电路电平触发
      • 时序电路边沿触发
        • posedge
        • negedge
    • 1位比较器
  • 条件与循环语句
    • if else
      • 级联
      • 4位优先编码器
      • 2-4译码器
    • case endcase
  • 参数与常数
  • 加法器
  • 比较器
  • 多路复用、选择器
• Chapter.4 行为级建模语句
  • 过程
    • always
    • initial
  • 块
    • 顺序块begin end
    • 逆序块fork join
  • 赋值
    • 阻塞=
      • 组合电路用阻塞时序电路用非阻塞
    • 非阻塞《=
      • 区分的思考题
        • assign主要对wire型
        • <=对左侧reg型变量
  • 条件
    • if elseif else
    • case default endcasecasezcasex
  • 循环
    • for
    • forever
    • repeat
    • while
  • 编译向导语句
    • 'define
    • 'include
• Chapter.5 有限状态机
  • 有限状态机 的定义、优点状态机的分类
    • 摩尔机（输入无关）
    • 米莉机（输入有关）
  • 有限状态机两种图示表达方法
    • 状态转移图（简单的）
    • 算法状态机（ASM）图（复杂的）
  • 状态机代码
• Chapter.6 代码风格与规范
  • 代码风格必要性、规范的宗旨
  • 变量与信号命名规范
  • 代码风格规范
  • vivado内置原语、程序代码、仿真模板
• Chapter.7 IP设计流程——例化、调用
  • 设计
  • 调用