导图社区 存储器
存储器单元实际上是时序逻辑电路的一种。按存储器的使用类型可分为只读存储器(ROM)和随机存取存储器(RAM),两者的功能有较大的区别,因此在描述上也有所不同。
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存储器
SDRAM
初始化
操作参数
时序图
数据输出-(读)
非突发连续读取模式
不采用突发传输而是依次单独寻址,此时可等效于 BL=1。虽然可以让数据是连续的传输, 但每次都要发送列地址与命令信息,控制资源占用极大
突发连续读取模式
只要指定起始列地址与突发长度,寻址与数据的读取自动进行, 而只要控制好两段突发读取命令的间隔周期(与 BL 相同)即可做到连续的突发传输
读取时预充电
读取时数据掩码操作
数据输入-(写)
写入时预充电
写入时数据掩码操作
突发读后写时的操作
在最后一个所需数据(本例为第一笔数据)输出前一个周期使 DQM有效,屏蔽第二笔数据的输出; 发出写入命令,此时所读取的第二笔数据被屏蔽。 继续 DQM 以屏蔽第三笔数据的输出。 其中 tHZ 表示输出数据与外部电路的连接周期,tDS 表示数据输入准备时间
内部结构框图
命令
突发停止命令
专用的突发停止命令可用来中断突发读取,其生效潜伏期与 CL 相同。对于写入则立即有效
预充电命令
用预充电命令来中断突发读取,生效潜伏期与 CL 相同,要小于或等于 tRP。 写入时预充电在最后一个有效写入周期完成,并经过 tWR 之后发出,同时立即中断突发传输
引脚定义
L-Bank
行寻址时就要先确定是哪个 L-Bank,然后再在这个选定的 L-Bank 中选择相应的行与列进行寻址 一次只能是一个 L-Bank 工作,而每次与北桥交换的数据就是 L-Bank 存储阵列中一个“存储单元”的容量
存储阵列
存储原理
行选各列选信号将使存储电容与外界的传输电路导通 从而可进行放电(读取) 与充电(写入)
概念
物理BANK
CPU 在一个传输周期能接受的数据容量就是 CPU 数据总线的位宽,单位是 bit(位)。 当时控制内存与 CPU之间数据交换的北桥芯片也将内存总线的数据位宽等同于 CPU 数据总线的位宽, 而这个位宽就称之为物理 Bank(Physical Bank,下文简称 P-Bank)的位宽
芯片位宽
每个内存芯片也有自己的位宽,即每个传输周期能提供的数据量
内存存取
内存管理单元MMU
TLB
缓存少量的虚拟地址与物理地址的转换关系 是转换表的Cache 也就是快表
DTLB
数据TLB
ITLB
指令TLB
TTW
转换表漫游 当TLB中没有缓存对应的地址转换关系时 需要通过对内存中转换表的访问来获得虚拟地址和物理地址的对应关系 TTW成功后 结果写入TLB
ROM
Flash
SRAM 比传统的DRAM要快 但它需要更大的硅片面积 SRAM是静态的--不需要刷新 SRAM的存取时间比DRAM要短的多 因为SRAM在数据访问之间不需要暂停 由于它价格较高 通常用于容量小速度快的情况 如高速缓存和CACHE
DDR SDRAM
时序
DRAM
设备IO和IO内存
IO端口的访问流程
IO内存访问流程