触发器

触发器知识总结，包括脉冲触发的触发器、边沿触发的触发器、触发器的逻辑功能极其描述方法、电平触发的触发器等等。

第五章 触发器

• 脉冲触发的触发器
  • 在每个CLK周期内输出的状态只能改变一次
  • 电路结构
  • 图形符号
  • 工作原理
    • 1.上升沿：CLK由0→1时，CLK'由1→0， FF，由“锁存”一正常工作，FF2由正常工作一“锁存” Q，由锁存时的不变→可随S、R变化，Q保持不变。2.下降沿：CLK由1→0时，CLK'由0—1,FF1由正常工作一“锁存”，FF2由“锁存”一正常工作，Q，由可随S、R变化一锁存时的不变，Q由锁存时的不变一受输入Q，影响时的状态。3.输出Q在一个CLK周期内只变化一次，解决了电平触发方式的空翻问题(空翻：在一个时钟周期内触发器翻转一次以上的现象)。
  • 特性表
    • • 标注
  • 时序图
  • 主从JK触发器
    • • JK触发器特性方程：Q*=JQ'+K'Q
• 边沿触发的触发器
  • 触发器的次态仅仅取决于CLK信号下降沿(或上升沿)到达时刻输入信号的状态，而在此之前和之后输入状态的变化对触发器的次态没有影响
  • 用两个电平触发D触发器触发的边沿触发器
    • 电路结构
    • 特性表
  • 维持阻塞边沿触发器
    • • 多输入端
      • 低电平有效
      • 上升沿触发
  • 利用门电路传输延迟时间的边沿触发器
    • 电路结构
      • • 下降沿触发
    • 特性表
• 触发器的逻辑功能极其描述方法
  • 按逻辑功能分为
    • SR触发器
      • 特性表
      • 特征方程
        • • 约束条件：SR=0
      • 状态转换图
    • JK触发器
      • 特性表
      • 特征方程
      • 状态转换图
    • D触发器
      • 特性表 特征方程及状态转换图
    • T触发器
      • 特性表 特征方程及状态转换图
• 电平触发的触发器
  • 在电平触发的触发器电路中，除了置1、置0输入端以外，又增加了一个触发信号输入端。只有在触发信号变为有效电平后，触发器才能按照输入的置1、置0信号置成相应的状态。通常将这个触发信号称为时钟信号（CLOCK） و记做 CLK(有时记做C或CP—-CLOCKPULSE)。当系统中有多个触发器需要同时动作时，就可以用同一个CLK信号作为同步控制信号。
  • 电路结构
  • 图形符号
  • 工作原理
    • 1.CLK=1时，对电路无影响，表现为SR锁存器功能
    • 2.CLK=0时，G3、G4的输出始终保持在1状态，S、R信号无效，电路处于“锁存状态”，锁存的是CLK变为0前瞬间Q、Q’的状态，令Q、Q’输出不变。
    • 3.不定态出现在：a.CLK＝1时，两个输入S、R同时有效变为同时无效；b.两个输入S、R同时有效，时钟从有效变为无效
  • 特性表
  • 时序图
  • D触发器
• SR锁存器
  • 概述：各种触发器电路的基本组成部分。通常由两个或非门或者与非门组成。其中S表示Set，R表示Reset。则S_D称为置位端或置1输入端，R_D称为复位端或置0输入端。
  • 分类
    • 或非门组成的锁存器
      • 电路结构
      • 图形符号
    • 与非门组成的锁存器
      • 电路结构
      • 图形符号
  • 状态方式（以或非为例
    • 正常工作时应遵守
    • 状态图
• 关于触发器
  • 具有记忆功能的基本逻辑单元
  • 两个基本特点
    • 具有两个能自行保持的稳定状态，用来表示逻辑或二进制的0和1
    • 在触发信号操作下，可以置成1或0状态
• 动作特点：触发器的次态仅仅取决于时钟信号的上升沿（或下降沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响