模块四：时序逻辑电路1

这是一个关于模块四：时序逻辑电路1的思维导图，时序逻辑电路是指能够储存1 11位二值信号的基本单元电路统称，想要了解更详细的内容，可以点击下方思维导图查看。

模块四：时序逻辑电路

• 按照电路结构
  • 基本RS触发器（锁存器）
    • 两个或非门
      • 电路结构
      • 图形符号
      • 真值表
      • 状态转换图
      • 特性方程
    • 两个与非门
      • 电路结构
      • 图形符号
      • 真值表
      • 状态转换图
      • 特性方程
      • 同上
      • 逻辑功能
      • 动作特点
        • 输入信号在全部作用时间内都直接改变输出端的状态
  • 同步（电平触发的触发器）
    • 加入时钟信号
    • 同步RS触发器
      • 电路结构
      • 图形符号
      • 特性表
      • 特性方程
        • 当CLK=1时，
      • 动作特点
        • 在CLK=1期间，输入信号的变化都直接改变输出端状态
        • 在CLK=0期间，输出状态不变
    • 同步D触发器（D锁存器）
      • 特性表
      • 特性方程
        • Q*=D;
  • 主从结构（脉冲触发的触发器）
    • 主从RS触发器
      • 工作原理
        • 接受信号过程
          • CLK=1期间，状态不变
        • 输出信号过程
          • CLK下降沿到来时，从触发器按照主触发器的状态改变
      • 电路结构
      • 图形符号
      • 真值表
      • 特性方程
      • 动作特点
        • 翻转的两步动作
          • 第一步：在CLK=1期间，主触发器接受输入端信号，被置成相应状态，从触发器不变
          • 第二步：在CLK下降沿到来时。从触发器按照主触发器状态翻转，输出端QQ'状态改变发生在下降沿
        • 在CLK=1的全部时间里，输入信号都将对主触发器起控制作用
    • 主从JK触发器
      • 电路结构
      • 图形符号
      • 真值表
      • 特性方程
  • 边沿
    • 上升沿触发
    • 下降沿触发
    • 动作特点
      • 触发器的次态仅仅取决于时钟信号的上升沿或下降沿到达输入信号的逻辑状态，而在这之前或者之后，输入信号的变化对触发器输出的状态没有影响
• 按照逻辑结构
  • RS
    • 特性表
    • 特性方程
    • 状态转换图
  • JK
    • 特性表
    • 特性方程
    • 状态转换图
    • 概要
  • D
    • 特性表
    • 特性方程
    • 状态转换图
    • 概要
  • T
    • 特性表
    • 特性方程
    • 状态转换图
    • 概要
  • T'