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数字电子技术基础
数字电子技术基础知识大纲，包括逻辑组合电路、触发器、AD转换和DA转换、时序逻辑电路等等。
编辑于2022-09-21 19:28:57 广东- 数字电路
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数字电路
第四章 逻辑组合电路
4.1 概述
组合逻辑电路的特点
任意时刻的输出仅仅取决于输入，而与原来的状态无关
逻辑功能的描述
4.2 组合逻辑电路的分析方法和设计方法
组合逻辑电路的分析方法
由所给电路写出输出端的逻辑式
将所得的逻辑式进行化简
由化简后的逻辑式写出输出输入的真值表
由真值表分析电路的逻辑功能，即是该逻辑电路是干什么用的
例题
组合逻辑电路的设计方法
1.进行逻辑抽象
分析时间的逻辑因果关系，确定输入变量和输出变量
定义逻辑状态的含义，即逻辑状态的赋值
根据给定的逻辑因果关系列出逻辑真值表
2.写出逻辑函数式
由得到的真值表写出输出变量的逻辑函数式
3.选定器件类型
根据对电路的具体要求和实际器件的资源情况而定
4.将逻辑函数式化简或变换成适当地形式
如与非-与非，或非-或非式
5.根据化简或变换后的逻辑函数式，画出逻辑电路的连接图
6.工艺设计
4.3 若干常用的组合逻辑电路
编码器
编码
为了区分一系列不同的事物，将其中的每个事物用二值代码表示
定义
由于在二值逻辑电路中，信号是以高低电平给出的，故编码器就是把输入的每一个高低电平信号变成一个对应的二进制代码
分类
普通编码器
3位二进制编码器（8线—3线编码器）
优先权编码器
普通编码器每次只能输入一个信号，而优先权编码器一次可以同时输入几个信号
但是设计时已经将各输入信号的优先顺序排好，当几个信号同时输入时，优先级最高的信号优先编码
74HC148（8线-3线优先编码器）
内部电路结构
逻辑式
不考虑扩展端
扩展端
真值表
说明
16线-4线优先编码器
按进制分
二进制编码器
二-十进制编码器
74LS147
译码器
功能
译码器就是将每个输入的二进制代码译成输出的高、低电平信号，和编码逆过程
常见为二进制译码器、二-十进制译码器和显示译码器
分类
二极管与门阵列构成的3位二进制译码器
真值表
优缺点
优点
电路比较简单
缺点
电路的输入电阻低，输出电阻高
存在输出电平移动的问题
通常用在中大规模的集成电路中
中规模集成译码器74HC138
逻辑符号
电路结构
真值表
逻辑功能
由两片74HC138改造的4-16译码器
二--十进制译码器
74HC42
用译码器设计组合逻辑电路
基本原理
例子
设计全减器
向高位借一当二，向低位借一减一
显示译码器
七段字符显示器
分类
半导体数码管
液晶显示屏（LCD显示器）
定义及原理
液晶是一种既有液体的流动性又具有光学特性的有机化合物。它的透明度和呈现的颜色是受外加电场的影响，利用这一点做成七段字符显示器
七段液晶电极也排列成8字形，当没有外加电场时，由于液晶分子整齐地排列，呈透明状态，射入的光线大部分被返回，显示器呈白色
当有外加电场时，并且选择不同的电极组合并加以电压，由于液晶分子的整齐排列被破坏，射入的光线大部分被吸收，故呈暗灰色，可以显示出各种字符来
液晶显示器的最大优点是功耗极低，工作电压也低，但亮度很差，另外它的响应速度较低，一般用于小型仪器仪表中
BCD-七段显示译码器
7448
数据选择器
工作原理
数据选择器就是在数字信号传输过程中，从一组数据中选出某一个来送到输出端，也叫多路开关
双4选1数据选择器74HC153
内部结构
逻辑图形符号
输出端逻辑式
真值表
用双4选1组成8选1
逻辑图形符号
逻辑式
用数据选择器设计组合逻辑电路
依据逻辑式
例题
全减器
加法器
1位加法器
半加器
只考虑两个1位二进制数相加，不考虑低位的进位
真值表
CO
高位
S
本位
输出端的逻辑式
逻辑电路和逻辑符号
全加器
全加器除了家数和被加数外，还要考虑低位的进位
真值表
逻辑式
逻辑电路和逻辑符号
74LS183双全加器
多位加法器
串行进位加法器（行波进位加法器）
n位二进制数相加就用n个全加器
逻辑符号图
输出逻辑式
超前进位加法器
为了提高速度，若使进位信号不逐级传递，而是运算开始时，即可得到各位的进位信号，采用这种原理构成的加法器，就是超前进位加法器
原理
74LS283
逻辑符号
用加法器设计组合逻辑电路
例子
将8421码转换成余三码
逻辑式
真值表
逻辑符号
数值比较器
实现比较两个数值大小的逻辑电路即为数值比较器
1位数值比较器
逻辑式
逻辑电路
多位数值比较器
原理
在比较两位多位数的大小时，必须从高位向低位逐级比较
逻辑式
逻辑电路
逻辑符号
8位数字比较器
例子
4.4 组合逻辑电路中的竞争-冒险现象
竞争-冒险现象及其成因
竞争
把门电路的两个输入信号同时向相反的逻辑电平跳变（一个从0到1，一个从1到0）
竞争-冒险
由于竞争而在电路输出端可能产生尖端脉冲的现象
检查竞争-冒险现象的方法
计算机辅助分析
实验的方法
消除竞争-冒险现象的方法
接入滤波电容
在门电路的输出端并接一个很小的滤波电容，通常为几十到几百皮法
简单易行
但使得输出波形变差
引入选通脉冲
门电路的输入要受到选通脉冲的控制
修改逻辑设计
采用冗余项的方法
例子
第五章 触发器
5.1 概述
根据存储数据的原理：可分为静态触发器和动态触发器
静态触发器是靠电路的自锁来存储数据的
动态触发器是靠电容存储电荷来存储数据的
触发器
能够存储1位二值信号的基本单元电路
触发器的特点
具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1
根据不同的输入信号可以置1或0
分类
按触发方式
电平触发器
脉冲触发器
边沿触发器
按逻辑功能方式
SR锁存器
JK触发器
D触发器
T触发器
T'触发器
按结构
基本SR锁存器
同步SR触发器
主从触发器
维持阻塞触发器
边沿触发器
5.2 SR锁存器
SR锁存器（又称基本RS触发器）是各种触发器构成的基本部件，也是最简单的一种触发器。它的输入信号直接作用在触发器，无需触发信号
由或非门构成
电路结构与工作原理
电路及图形符号
工作原理
功能表
由与非门构成
电路结构
功能表
5.3 电平触发的触发器
在数字系统中，常常要求某些触发器在同一时刻动作，这就要求有一个同步信号来控制，这个控制信号叫做时钟信号（Clock），简称时钟，用CLK来表示，这种受时钟控制的触发器统称为时钟触发器
电平触发的同步SR触发器
工作原理
CLK=0
CLK=1
功能表
扩展端
电路
原理
电平触发器方式的动作特点
例题
电平触发的D触发器
电路
逻辑符号
功能表
5.4 脉冲触发的触发器
为了避免空翻现象，提高触发器工作的可靠性，希望在每个CLK期间输出端的状态只改变一次，则在电平触发的触发器的基础上设计出脉冲触发的触发器
脉冲触发的SR触发器
主从SR触发器
电路结构
逻辑符号
工作原理
特性表
例题
主从SR触发器克服了同步SR触发器在CP=1时多次翻转的问题，但在CLK=1期间，主触发器的输出仍会随输入的变化而变化，且仍存在不定态，输入信号仍遵守SR=0
主从JK触发器
为了使主从SR触发器在S=R=1时也有确定的状态，则将输出端Q和Q'反馈到输入端，这种触发器称为JK触发器
电路结构
逻辑符号
工作原理
功能表
例题
少J、K输入，Q,Q‘轮换成周期
先画Q,Q’，再画P1,P2
特性方程
边沿触发器
用两个电平触发D触发器组成的边沿触发器
电路结构
工作原理
利用CMOS传输门的边沿触发器
电路结构
工作原理
真值表
实现异步置位和复位功能的扩展端
电路结构
逻辑符号
实现异步置位和复位功能的扩展端
电路结构
逻辑符号
功能
动作特点
下降沿触发的边沿JK触发器
例题
维持阻塞触发器
维持阻塞触发器是另一种边沿触发器，其内部门电路主要为TTL电路
电路结构与逻辑符号
工作原理
即其他时候输出保持不变，在CLK上升沿的时候输出Q*=D
5.5 触发器的逻辑功能及其描述方法
SR触发器
定义
凡在时钟信号作用下，具有如表的功能的触发器
特性表
约束条件
SR=0
特性方程
由特性表和约束条件画出卡诺图
即可推出特性方程
状态转换图
将触发器的特性表用图形方式表现出来
逻辑符号
在时钟脉冲的下降沿动作（主从SR触发器）
JK触发器
定义
凡在时钟信号作用下，具有如表的功能触发器
特性方程
先画卡诺图
推出特性方程
状态转换图
SR转换图基础上将1，0转换扩展一下
逻辑符号
T触发器
定义
凡在时钟信号作用下，具有特性表所示功能的触发器
特性方程
异或
状态转换图
逻辑符号
时钟下降沿触发
D触发器
定义
凡在时钟信号作用下，具有如特性表所示功能的触发器
特性方程
状态转换图
逻辑符号
时钟上升沿触发
例题
触发器的电路结构和逻辑功能、触发方式的关系
电路结构和逻辑功能
触发器的电路结构和逻辑功能之间不存在固定的对应关系
如SR触发器既可以 是电平触发的同步结构，也有脉冲触发的主从结构
同样的JK触发器有主从结构的和维持阻塞结构的
电路结构和触发方式
触发器的触发方式是由电路结构决定的，即电路结构形式与触发方式之间有固定的对应关系
如
同步SR触发器属于电平触发，在CLK=1触发器动作
主从结构的触发器，属于脉冲触发方式，是在CLK的下降沿触发器随输入动作触发
主从SR触发器
主从JK触发器
采用两个电平触发D触发器构成的触发器、维持阻塞结构的触发器以及利用门传输延迟时间构成的触发器都属于边沿触发方式
如维持阻塞D触发器属于上升沿触发
第六章 时序逻辑电路
6.1 概述
时序逻辑电路
在任意时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态
时序逻辑电路的构成及结构特点
构成框图
方程组描述
特点
时序逻辑电路包含组合逻辑电路和存储电路两个部分
组合
时序
存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出
例题
时序逻辑电路的分类
根据动作特点
同步时序逻辑电路
存储电路中所有触发器的时钟使用统一的CLK,状态变化发生在同一时刻
即触发器在时钟脉冲的作用下同时翻转
异步时序逻辑电路
触发器的翻转不是同时的，没有统一的CLK，触发器状态的变化有先有后
根据输出信号的特点
Mealy型
输出信号不仅取决于存储电路的状态，而且还取决于输入变量
Moore型
输出信号仅仅取决于存储电路的状态
6.2 时序逻辑电路的分析方法
同步时序逻辑电路的分析方法
1. 从给定的逻辑电路图中写出每个触发器的驱动方程
即存储电路中每个触发器输入信号的逻辑函数式
2. 把得到的驱动方程代入相应触发器的特性方程，就可以得到每个触发器的状态方程，由这些状态方程得到整个时序逻辑电路的方程组
3. 根据逻辑图写出电路的输出方程
4. 写出整个电路的状态转换表、状态转换图和时序图
状态转换表
根据状态方程将所有的输入变量和电路初态的取值，代入电路的状态方程和输出方程，得到电路新态的输出值，列成表即为状态转换表
状态转换图
将状态转换表以图形的方式直观表示出来，即为状态转换图
时序图
在时钟脉冲序列的作用下，电路的状态、输出状态随时间变化的波形叫时序图
5. 由状态转换表或状态转换图得出电路的逻辑功能
例题
4 画状态转换图、表、时序图
状态转换表
状态转换图
时序图
状态机流程图（SM图）
自学
异步时序逻辑电路的分析方法
在写出驱动方程，状态方程和输出方程之余，还要写出各触发器的时钟信号
例题
注：10个状态0000~1001在循环内，而其它6个状态1010~1111最终在时钟作用下都可以进入此循环
具有这种特点的时序电路成为能够自启动的时序电路
时序图
6.3 若干常用的时序逻辑电路
寄存器和移位寄存器
寄存器
定义
可寄存一组二进制数码的逻辑部件，叫寄存器
组成
由触发器构成，只要有置位和复位功能，即可做寄存器
如基本SR锁存器、D触发器、JK触发器等等
一个触发器可以存1位二进制代码，故N位二进制代码要N个触发器
分类
根据存放数码的方式
并行
将寄存的数码从各对应的输入端同时输入到寄存器中
串行
将数码从一个输入端逐位输入到寄存器中
根据取出数码的方式
并行
要取出的数码从对应的各个输出端上同时出现
串行
被取出的数码在一个输出端逐位输出
根据有无移位功能
数码寄存器
74LS75
由同步SR触发器构成的D触发器构成
电路图
功能
在clk=1时，Q随D改变
74HC175
由CMOS边沿触发器构成的4位寄存器
逻辑电路
移位寄存器
功能
不仅具有数码存储功能，还具有移位功能，即在移位脉冲作用下，依次左移或右移
实现数据的串并行转换
数值运算
数据处理
由D触发器构成的4位移位寄存器（右移）
电路图
真值表
时序图
由JK触发器构成的移位寄存器
与D触发器原理相似，但JK触发器的寄存是在移位脉冲的下降沿发生的
电路图
双向移位寄存器74LS194A
逻辑图形符号
功能表
扩展
由两片74LS194A构成8位双向移位寄存器
例题
分频系数
四节拍器
子主题
计数器
在计算机和数字逻辑系统中，计数器是最基本、最常用的部件之一
它不仅可以记录输入的脉冲个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列
分类
按时钟分
同步计数器
异步计数器
按计数过程中数字增减分
加法计数器
减法计数器
可逆计数器
按计数器中的数字编码分
二进制计数器
二-十进制计数器
循环码计数器
按计数容量分
二进制计数器
十进制计数器
六十进制计数器
重要的计数器
同步计数器
同步二进制计数器
加法计数器
原理
根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转
则如果用T触发器构成计数器，则第i位触发器输入端的逻辑式应为
真值表
电路图
驱动方程
状态方程
输出方程
状态转换表
状态转换图
时序图
逻辑功能
由于每输入16个CLK脉冲触发器的状态一循环，并在输出端C产生一进位信号，故为16进制计数器
若二进制数码的位数为n，而计数器的循环周期为2^n，这样的计数器又叫二进制计数器
计数器的容量
计数器中能计到的最大数
2^n-1
分频功能
74161（4位同步二进制计数器）
逻辑图形符号
功能表
减法计数器
原理
驱动方程
逻辑电路图
状态转换表
可逆计数器
单时钟方式
加减脉冲用同一输入端，由加/减控制线的高低电平决定加/减计数
74LS191
逻辑图形符号
功能表
双时钟方式
一个时钟用作加法计数脉冲，一个时钟用作减法计数脉冲
74LS193
逻辑图形符号
功能表
同步十进制计数器
加法计数器
基本原理
在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000
真值表
应该是1001时C为1，图片有误
驱动方程
逻辑电路
状态方程
状态转换图
74LS160
逻辑图形符号
功能表
减法计数器
基本原理
对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数
驱动方程
逻辑电路图
状态转换图
可逆计数器
74LS190
逻辑图形符号
功能表
异步计数器
异步二进制加法计数器
构成方法
触发器接成计数器形式，时钟CLK加在最低位，高位脉冲接在低位的Q端或Q'端。在末位+1时，从低位到高位逐位进位方式工作
原则
每1位从“1”变为“0”时，向高位发出进位，使高位翻转
异步3位二进制加法计数器
逻辑电路
波形图
异步二进制减法计数器
真值表
逻辑电路图
波形图
异步十进制计数器
真值表
波形图
逻辑电路图
驱动方程
状态表及时序图与同步十进制计数器相同
二-五-十进制异步计数器74LS290
逻辑电路
逻辑符号
功能表
任意进制计数器的构成方法
若已有N进制计数器，现在要实现进制计数器
在M<N的情况下
在N进制计数器的顺序计数过程中，若设法使之跳过（N-M）个状态，就可以得到M进制计数器了，其方法有置零法（复位法）和置数法（置位法）
置零法
适用于输入置零端输入的计数器，如异步置零的160、161、191等，同步置零的有163、162
若原来的计数器为Njin'zhi ，初态从S0开始，到SM-1为M个循环状态。若清零为异步清零，则提供清零信号的状态为暂态，它不能计一个脉冲，所以为了实现M进制计数器，提供清零信号的状态为SM
例题
功能表
逻辑电路图
波形图
状态表
逻辑电路
状态转换图
时序图
电路图
时序图
可靠性较低
由于清零信号随着计数器被清零而立即消失，其持续时间很短，有时触发器可能来不及动作(复位)，清零信号已经过时，导致电路误动作，故置零法电路工作可靠性低。
为了改善电路的性能，在清零信号产生端和清零信号输入端之间接一基本RS触发器，如图
置数法
有预置数功能的计数器可用此方法构成M进制计数器。但注意74LS161（160）为同步预置数，74LS191（190）是异步预置数
原理
通过给计数器重复置入某个数值的方法跳过（N-M）个状态，从而获得M进制计数器
例题
置零是立即变零，置数是下个状态置数
如十二进制置零法是RD接(1100)'，即十二的非
十二进制置数法则是LD接(1011)'，即十一的非
在M>N的情况下
必须将多片N进制计数器组合起来，才能构成M进制计数器
连接方式有串行进位方式、并行进位方式、整体置零方式和整体置数方式
串行进位方式和并行进位方式
串行进位方式
在串行进位方式中，以低位片的进位信号作为高位片的时钟输入信号。两片时钟同时处于计数状态
例
并行进位方式
在并行进位方式中，以低位片的进位输出信号作为高位片的工作状态控制信号，两片的计数脉冲接在同一计数输入脉冲信号上
例
若要实现的M进制可分解成两个小于N的因数相乘，即M=N1×N2，则先将N进制计数器接成N1进制计数器和N2进制计数器，再采用串行进位或并行进位方式将两个计数器连接起来，构成M进制计数器
整体置零方式和整体置数方式
若要实现的M进制(如31进制)不可分解成两个小于N的因数相乘，则要采用整体置零法或整体置数法构成
整体置零法和整体置数法
6.4
7
第十章 AD转换和DA转换
AD转换
双积分型
原理性框图
组成
积分器
比较器
计数器
逻辑控制
时钟信号源
步骤
先清空
转换开始前，使VL=0，将计数器清零，并接通开关S0，使电容完全放电
VL=1,转换开始
电压输出波形
双积分过程的控制
电路结构
控制过程