第六章VHDL程序设计基础

VHDL程序设计基础知识总结，包括VHDL描述风格、组合逻辑设计实例、时序电路设计实例、态机的设计实例等等

第六章VHDL程序设计基础

• VHDL描述风格
  • 行为描述——对系统数学的描述
  • 数据流描述——也称RTL描述方式表示行为，也隐含表述结构
  • 结构描述
    • 建模步骤
      • 元件说明：描述局部接口
      • 元件比例：相对于其他元件放置元件
      • 元件配置:指定元件所用的设计实体
• 组合逻辑设计实例
  • 基本逻辑门描述
    • 基本逻辑门为AND(与门)、OR(或门)、NAND(与非门)、MOR(或非门)、XOR（异或门）
  • ENCODER（编码器）
  • 译码器
  • 选择器
  • 加法器
    • 全加器
    • 半加器
• 时序电路设计实例
  • 锁存器
    • 锁存器根据触发边沿、复位和预置的方式以及输出端多少的不同可以分为多种不同形式的锁存器
  • 同步计数器
    • 计数器是一个典型的时序电路，通过分析计数器就能更好的了解时序电路的特性
  • 存储器
    • 按类型分为只读储存器和随机储存器
    • 存储器描述中的一些共性问题
      • 1.存储器的数据类型
      • 2.存储器的初始化
    • 只读存储器（ROM）
• 态机的设计实例
  • 状态机是一类很重要的时序电路，是许多数字电子电路的核心部件。描述状态机并不需要专门的状态机语句，只需要普通的VJDL描述语句即可。
• 硬件描述语言层次化设计
  • 自上而下层次化设计概述——自上而下层次化设计方法大多在复杂或规模较大对的数字系统设计中使用。
  • VHDL硬件描述语言层次化设计方法
    • 1.顶层设计
    • 2.分别设计三个底层模块
      • 1加法器模块的VHDL硬件描述语言设计
      • 2.减法器模块的VHDL硬件描述语言设计
      • 3.数据选择器模块的VHDL硬件描述语言设计