导图社区 第五章 半导体存储电路
数字电路第五章 半导体存储电路重点知识总结,包括寄存器、存储器、触发器、SR锁存器的相关内容。
集成电路(integrated circuit)是一种微型电子器件或部件。采用一定的工艺,把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起,制作在一小块或几小块半导体晶片或介质基片上,然后封装在一个管壳内,成为具有所需电路功能的微型结构;
CMOS逻辑电路代表互补的金属氧化物半导体(Complementary Metal-Oxide-Semiconductor),它指的是一种特殊类型的电子集成电路(IC)。
这是一篇关于自控力的思维导图,当我们将意志力挑战看成是衡量道德水平的标准时,善行就会允许我们做坏事。为了更好地自控,我们需要忘掉美德,关注目标与价值。
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第五章 半导体存储电路第五章 半导体存储电路
SR锁存器
电路结构与工作原理
功能表:
1)SD'=1 RD'=0 Q=1,Q'=0 置1 2)SD'=0 RD'=1 Q=0,Q'=1 置0 3)SD'=1 RD'=1 Q*=Q 保持 4)SD'=0 RD'=0 Q=Q'=1 禁态
特性方程
特点总结
有两个互补的输出端,有两个稳定的状态
有复位(Q=0)、置位(Q=1)、保持原状态三种功能。
R为复位输入端,S为置位输入端,可以是低电平(与非门)有效,也可以是高电平有效(或非门),取决于锁存器的结构。
由于反馈线的存在,无论是复位还是置位,有效信号只需要作用很短的一段时间,即“一触即发”。
触发器
电平触发
普通的
电路结构
clk为0时,触发器不工作 clk=1时,实现如SR锁存器一般的功能
具有异步端的
增加异步端方便清零
电平触发的D触发器
特性方程:
clk=0,不开启 clk=1,Q*=D
边沿触发
边沿D触发器
工作原理: CLK=0, CLK1=1, FF1 工作,Q1=D; 同时 CLK2=0, FF2关闭,Q2状态不变。 CLK=1, 即“上升沿“ ,CLK1=0,FF1 关闭,触发器FF1状态与前沿到来之前的D状态相同并保持 ;同时 CLK2=1,FF2打开,Q2=Q1,FF2输出Q的状态被置成前沿到来之前的D的状态,而与其它时刻D的状态无关。
功能表
上升沿,实现D触发器功能 非上升沿,不启动,保持
脉冲触发
主从RS触发器
脉冲下降沿,实现RS锁存器功能 非脉冲不启动,保持
特点
翻转是在CLK由1变0时刻(CLK 下降沿)发生的
CLK 一旦变为0后,主触发器被封锁,其状态(从触发器)不受R、S影响,因此不会有空翻现象。
存在不定态
主从JK触发器
电路结构和逻辑符号
脉冲下降沿, 1)J=K=0,Q*=Q,保持 2)J=1,K=0, Q*=1, 置1 3)J=0,K=1, Q*=0, 置0 4)J=1,K=1, Q*=Q', 翻转 非脉冲下降沿,不启动,保持
特征方程:
T 触发器
定义:凡在时钟信号作用下,具有如下功能的触发器
符号
T=0,保持 T=1,翻转
D 触发器
D=0,置0 D=1,置1
改造
方法:列(状态)方程,找联系
利用JK触发器构成T触发器
既是把JK同接于T作为一体信号
利用JK触发器构成D触发器
即把J接D,K接D'
存储器
性能指标
存储容量
存取速度
一般结构形式
主要部分:地址译码器+存储矩阵
分类
随机存储器RAM
优点:可以随时快速地向存储器里写入数据或从中读出数据——读、写方便,使用灵活。
缺点:由于断电后随机存储器中的数据将随之消失——数据易失性,所以不宜用它保存需要长期保存的数据。
只读存储器ROM
只能从中读出数据,不能快速地随时修改或重新写入数据。而且断电后数据不会丢失,适用于存储固定数据的场合。
存储
存储单元与地址线的关系
1 根地址线可以查找 2 个地址既2个存储单元,16根地址线则可以查找 216个存储单元。
存储字长与数据线的关系
字长是指存储器中一个存储单元(存储地址)所存储的二进制代码的位数,而二进制代码的位数是由数据线的根数决定的,也就是说: 存储字长 = 数据线根数
存储容量是指存储器能存放二进制代码的总位数
容量=字数×位数=26×24×4=1024×4
存储器容量计算
计算
按位计算 (bit) :存储容量 = 存储单元个数 x 存储字长
按字节计算(Byte):存储容量 = 存储单元个数 x 存储字长 / 8
一个英文字母占一个字节,一个汉字占2个字节
一千个字节称为1KB,这个千不是通常意义上的1000,而是1024。即1024B=1KB
容量=2^(地址线数)*数据线数 计算时地址线把2^(10)提出来进到K位,剩下的作为数值 Byte为单位,记得数据线/8
寄存器
可寄存一组二进制代码的逻辑部件;一个触发器可以存1位二值代码,N个触发器组成的寄存器能够储存一组N位二值代码。
例:74LS75
逻辑图
动作特点
CLK=1期间,输出状态Q会随D的状态而改变
CLK=0期间,输出状态Q将保持不变