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数字电子技术
数字电子技术思维导图，适用于华南师范大学专硕专业课的复习，对相关知识点进行了整理和总结，重点也已经标注，欢迎参考。
编辑于2023-09-20 10:53:07 广东
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数电
第一章 数制与码制
几种常用数制
十进制
一般用脚注10表示括号里的数是十进制数 有时也用D代替
eg
二进制
一般用脚注2表示括号里的数是二进制数 有时也用B代替
eg
八进制
一般用脚注8表示括号里的数是八进制数 有时也用O代替
eg
十六进制
一般用脚注16表示括号里的数是十六进制数 有时也用H代替
eg
不同数制转换
二进制与十进制转换
二进制转换为十进制
方法
按权展开
例子
十进制转换为二进制
方法
除基取余法
针对整数
乘二取整法
针对小数
例子
二进制与八，十六进制转换
二进制转换为八进制
方法
将二进制的整数从低位到高位每3位分为一组 二进制的小数从高位到低位每3位分为一组
整数位不够，高位取0补 小数位不够，低位取0补
例子
八进制转换为二进制
方法
将八进制的每一位都代之以等值的3位二进制
例子
二进制转换为十六进制
方法
将二进制的整数从低位到高位每4位分为一组 二进制的小数从高位到低位每4位分为一组
整数位不够，高位取0补 小数位不够，低位取0补
例子
十六进制转换为二进制
方法
将十六进制的每一位都代之以等值的4位二进制
例子
八，十六进制与十进制转换
十六，八进制转换为十进制
方法
转换为二进制，利用二进制展开为十进制
十进制转换为十六，八进制
方法
利用除2取余法，将十进制转换为二进制，再对二进制进行转换
二进制算术运算
反码,补码和补码运算
反码
除符号位，数值位取反
补码
在反码的基础上加1
补码运算
原码，反码和补码三者关系
正数：原码=反码=补码
负数：反码=原码符号位不变，数值位取反 补码=反码+1
几种常用编码
BCD码
恒权码
注意 1.BCD码只取16个状态里的10个状态，其余的为非法码，不允许出现 2.BCD码用于表示十进制，如其他进制要用BCD码表示则需先转换为十进制再转换成BCD
8421码
2421码
5421码
非恒权码
余3码
非恒权码
特点
在8421码的基础上加3
余3循环码
循环码的特征：相邻两种代码状态只有一位发生变化/码距为1
特点
相邻状态只有一位不同
在余3码的基础进行异或运算（如余3循环码某位的值等于余3码的该位和上一位的异或的结果）
格雷码
特点：相邻码只有一位码元不同
无权码
ASCII码
格雷码记住低两位的规律，高位的相应补1即可 余三循环码的最高位与余三码的最高位保持一致 余三码和余三码循环码是在8421码上的基础上得来的，因此都只有10个有效状态
第二章 逻辑代数基础
逻辑代数中的三种基本运算和复合运算
基本运算
与
图形符号
表示形式
或
图形符号
表示形式
非
图形符号
表示形式
熟记各图形符号与逻辑运算的对应
复合运算
与非
图形符号
表示形式
或非
图形符号
表示形式
异或
相同为0，不同为1
图形符号
表示形式
应用
奇偶校验码
奇数个1异或为1 偶数个1异或为0
同或
相同为1，不同为0
图形符号
表示形式
逻辑代数的基本公式和常用公式
基本公式
常用公式
逻辑代数的基本定理
代入定理
定义
eg
反演定理
定义
规则
需遵守"先括号、然后乘、最后加"的运算优先次序
不属于单个变量上的反号应保持不变
eg
对偶定理
定义
与反演定理进行区别，对偶定理没有对原变量取反
规则
若两逻辑式相等，则它们的对偶式也相等
eg
逻辑函数及其描述方法
逻辑函数
以逻辑变量作为输入，以运算结果作为输出，当输入变量的取值确定之后，输出的取值也随之而定，将输出与输入之间的函数关系称为逻辑函数
逻辑函数的描述方法
逻辑真值表
逻辑函数式
逻辑图
波形图
各种描述方法间的转换
逻辑函数的两种标准方式
主要掌握最小项
最小项
定义
在n变量逻辑函数中，若m为包含n个因子的乘积项，而且这n个变量均以原变量或反变量的形式在m中出现一次，则称m为该组变量的最小项
Eg:
性质
在输入变量的任何取值下必有一个最小项，而且仅有一个最小项的值为1
全体最小项之和为1
任意两个最小项的乘积为0
具有相邻性的两个最小项之和可以合并成一项并消去一对因子
逻辑函数的最小项之和形式
与或形式
1.如何利用最小项得出最简“或与”式，利用卡诺图求出“非”的与或（最小项之和）时，再对其求反得到最简“或与” 2.“或非”式在“或与”的基础上两次取反
“与非”式在“与或”的基础上两次取反
Eg
最大项
1.如何利用最小项算最大项之积 2.给出最大项之积，如何用最小项表示
定义
在n变量逻辑函数中，若M为包含n个变量之和，而且这n个变量均以原变量或反变量的形式在M中出现一次，则称M为该组变量的最大项
性质
在输入变量的任何取值下必有一个最大项，而且仅有一个最大项的值为0
全体最大项之积为0
任意两个最大项的和为1
只有一个变量不同的两个最大项的乘积等于各相同变量之和
逻辑函数的最大项之积形式
“或与”形式
Eg
利用最小项化最大项
易错点 理解清楚
最小项之和如何表示成最大项之积
即如何将“与或”转化成“或与”的形式
化“非”的最小项之和后取反
最大项之积如何表示成最小项之和
即如何将“或与”表示为“与或”
利用最小项之和和最大项之积表示是互补的关系进行转换
最大项之积为0的部分对应最小项之和的1，将最小项为1的进行求和运算得到逻辑函数式的最小项之和
题目给出最大项之积的表达式，用卡诺图表示，将最大项为1的部分取0，为0的部分取1，对1的部分进行化简便得到该最大项之积表示成最小项之和的形式
逻辑函数的化简方法
公式化简法
并项法
利用公式
eg
吸收法
利用公式
eg
消项法
利用公式
eg
消因子法
利用公式
eg
配项法
利用公式
重复写入某一项，有时能获得更加简单的化简结果
eg
卡诺图化简法
逻辑函数的卡诺图表示法
方法
将逻辑函数化为最小项之和的形式
在卡诺图上与这些最小项对应的位置上填入1，在其余的位置上填入0
无关填入※，任意项即可为1,也可为0,看化简的需要
Eg
用卡诺图化简逻辑函数
常见问题 1.用卡诺图化简的结果不是最简，特别是边界区域和四角 利用约束项化简 2.分清约束项是给0还是*（是给*，因为约束项为0相加不影响逻辑函数式的表示） 3.注意你列出来的变量是否符合格雷码的形式 4.结果化出来后要检查是否有无关项
步骤
将函数化为最小项和的形式
画出该逻辑函数的卡诺图
找出可以合并的最小项
选取化简后的乘积项
乘积项应包含函数式中所有的最小项
所有的乘积项数目最少
圈数要少
每个乘积项包含的因子最少
圈要大
化简的规则和注意事项
规则
2的n次方项可以消去n对因子
逻辑相邻可以化简
比较特殊的有四个角可以消去2对因子，表格相对的两边可以进行化简
两个逻辑间的与，或，异或运算可以通过它们的卡诺图中对应的最小项做与，或，异或运算来实现
注意事项
每一项相邻只有一位不同， 以两位为例，00，01，11，10而不是写成00，01，10，11
具有无关项的逻辑函数及其化简
约束项
注意出现约束项时的逻辑函数化简，极易混淆
恒等于0的最小项
由于约束项的值恒等于0，所以可以将约束项写进逻辑函数式，也可以将约束项从函数式中删掉，而不影响函数值；由于这种特性，故约束项在卡诺图的化简中为※
任意项
输入变量的某些取值下函数值为1，且不影响电路功能的最小项
逻辑函数式中的无关项
在卡诺图中用※号表示无关项
无关项=约束项+任意项
无关项在化简逻辑函数中的应用
达到化简结果是最简的目的
eg
逻辑函数形式的变换
问题：如何利用所给器件组成反相器
化成各形式的技巧
与或→或与
求逻辑函数式“非”的最小项之和，取反
或与→与或
利用卡诺图最大项化为最小项之和的思想
与或→与或非
在“与或”的基础上求反两次
或与→或与非
在“或与”的基础上求反两次
eg
第三章 门电路
半导体二极管门电路
开关特性
正向导通电阻为0，反向电阻为无穷大
正向导通压降V=0.7V
二极管与门
结构图
逻辑电平
缺点
电平偏移大
负载能力差
真值表
二极管或门
结构图
逻辑电平
缺点
电平偏移大
真值表
TTL门电路
TTL反相器
电路结构
工作原理
TTL的参数设计
工作原理
TTL用作开关时工作在截止区和饱和区
输入为不超高VIL的低电平时，三极管截止，此时输出高电平
输入为不低于VIH的高电平时，晶体管饱和，c-e近似短路，此时输出为低电平
输入为高电平时，使晶体管处于饱和区是设计的关键
参数设计
截止状态设计
规定VIL小于发射结导通压降，此时低电平输入时，三极管处于截止状态
饱和状态设计
临界点
临界饱和状态
此时仍然电流存在β倍的放大关系
Vces：饱和导通压降
Rces：饱和导通电阻
非常小，看题目有没有给，没有就默认为0
影响晶体管开关电路进入饱和区的因素
关键
在晶体管导通时，集电极上电阻的压降要大
集电极电阻
集电极电阻越大，越容易进入饱和
基极电流
基极电流越大，相应地集电极电流越大，越容易进入饱和
晶体管的放大倍数β
放大倍数越大，相应地提高了集电极电流的大小，越容易进入饱和
静态特性
输入噪声容限
输入低质量的0/1，输出高质量的0/1
输入端噪声容限与电源电压有关
电源电压越高，输入噪声容限越大，但相应的会带来功耗增加的影响
输入输出特性
基本参数
熟记电流的流向
输出高电平，对应电流为拉电流，电流方向向外
输出低电平，对应电流为灌电流，电流方向向里
拉电流和灌电流
灌电流
对一个输出端口来说，输出低电平时，其电流流向从外部流向电路电路内部
拉电流
对一个输出端口来说，输出高电平时，其电流流向从电路内部流向电路外部
参数说明
扇出系数
定义
驱动同类型门的个数
方法
相关重要结论
必须记住
与非门输入低电平的总电流是低电平电流×门电路数
输入负载特性
与CMOS的输入负载特性区别
输入端接低电阻相当于低电平
输出端接高电阻相当于接高电平
输入端悬空，相当于接高电平
搞清楚区分是大电阻和小电阻的边界
开门电阻/电平和关门电阻/电平概念
TTL输入端特性
关门电阻Roff
维持门电路输出高电平的电阻的最大值
TTL：700Ω
关门电平Uoff
维持门电路输出高电平的最大输入电压值
开门电阻Ron
维持门电路输出低电平的电阻的最小值
TTL：2000Ω
开门电平Uon
维持门电路输出低电平的电压最小值
在接地的前提下接大电阻相当于输入高电平的原因：因为输入低电平电流的存在，若输入电阻大，则相乘的结果就是最终呈现出如接入高电平的效果
动态特性
传输延迟时间
影响因素
器件内部存在的寄生电容
应用
TTL与非门,或非门等
集电极开路输出的门电路(OC门)
逻辑符号
OC门实现"线与"的逻辑图
外接电源和上拉电阻
上拉下拉概念
上拉
上拉电阻接电源
下拉
下拉电阻接地
“线与”不能直接相连的原因
若第一级门电路输出高电平，第二级门电路输出低电平，会输出很大的电流，电路可能会烧坏
OC门上拉电阻的选取原则
电流总是灌进前端
输出高电平时，上拉电阻要尽可能小，存在最大值
输出低电平时
特别注意与非门和或非门电流的个数
最恶劣情况下，只有一个门电路输出接受所有输出端的灌电流
三态输出门电路(TS)门
注意其输出高阻态时，接到下个为TTL门电路时的情况
高阻态是有物理连接，但不通路；低电平是通路，但电压较小
用途
总线结构
数据双向传输
CMOS门电路
CMOS反相器
电路结构
工作原理
输入低电平时，T2截止，T1导通，输出高电平
输入高电平时，T1截止，T2导通，输出低电平
静态特性
电压,电流传输特性
静态功耗小，仅在动态变换的时候有功耗
输入输出特性
基本参数
输入端噪声容限
输入负载特性
CMOS输入端为大电阻，故CMOS门电路的输入端不能悬空
因为悬空一端轻微的一点变化能导致其输入状态发生改变
与TTL的最大区别
因为CMOS本身门电路的输入电阻就大，故在接地的前提下外接电阻不会引起输入端有如接入高电平的现象
动态特性
传输延迟时间
动态功耗
仅在充放电的时有功耗
应用
CMOS或非门、与非门
漏极开路输出门电路（OD门）
逻辑符号
OD门的"线与"的逻辑图
操作跟TTL的OC门一样：都是外接上拉电阻加电源
CMOS传输门
TTL电路没有的功能
电路结构
逻辑符号
功能
C=0时，传输门导通
C=1时，传输们截止，输入输出呈现高阻态
应用
模拟开关
CMOS的三态门电路
应用
总线结构
数据双向传输
注意：具有推拉式输出级的TTL门电路和互补输出结构的CMOS门不可将输出端并联使用，原因是电流过大
第四章 组合逻辑电路
概述
组合逻辑电路
特点
任意时刻的输出仅取决于该时刻的输入
区别与时序逻辑电路：任意时刻的输出取决于该时刻的输入和上个时刻电路的状态
熟记
结构
只有门电路，没有存储单元
时序逻辑电路才有存储单元
逻辑功能的描述
逻辑图
逻辑函数式
逻辑真值表
逻辑框图
分析方法
从输入端到输出端逐级写出每个门的输出逻辑函数式
化简或变换逻辑函数式（公式化简法或卡诺图化简法）
列出真值表（功能表）
逻辑图→函数式→真值表
基本设计方法
逻辑抽象
分析因果，确定输入/输出变量之间的关系
定义逻辑状态的含义（赋值）
列出真值表
写出逻辑函数式
选定器件类型
将逻辑函数化简或变换成适当的形式
根据化简或变换后的逻辑函数式，画出逻辑电路的连接图
工艺设计
常用组合逻辑电路模块
编码器
编码
将输入的每个高/低电平编成一个对应的二进制代码
普通编码器
8线-3线编码器
逻辑框图
真值表
特点
按二进制递增规律编码
任何时候只有一个输入信号有效
二-十进制编码器
逻辑框图
其中: 输出代码中 1010～1111 不出现 故其输出的是BCD码
优先编码器
真值表
特点
允许同时输入两个以上的编码信号
但只对其中优先权最高的一个进行编码
eg
8线-3线优先编码器：74HC148
逻辑框图
S'为选通端，只有S'为0时，电路才工作
工作表
Ys'：选通输出端 Yex'：扩展端
利用扩展端进行扩展
eg：用两片8线-3线优先编码器实现16线-4线优先编码器。其中A15'的优先权最高
二-十进制优先编码器
译码器
二进制译码器
译码
将每个输入的二进制代码译成对应的输出高、低电平信号，或另外一个代码。
普通译码器
逻辑框图
真值表
eg
3线-8线译码器：73HC138
逻辑框图
S1=1，S2'=S3'=0时，电路才工作
真值表
利用扩展端进行扩展
利用多出来的n位来进行选片
eg
用两片3线-8线译码器扩展成4线-16线译码器
二-十进制译码器
74HC42
用译码器设计组合逻辑电路
基本原理
n位二进制译码器给出n变量的全部最小项
也可以使用EPROM来进行设计
基本步骤
将逻辑函数式表示成全部最小项之和的形式
关键是得到相关的逻辑函数式
将全部最小项用译码器表示
eg
数据选择器
概念
从多路输入数据中选择一路输出的逻辑电路
特点：地址输入的值，决定选择哪个数据输入端，并将该端口的数据进行输出
2选1数据选择器
逻辑框图
功能表
逻辑表达式
4选1数据选择器
逻辑框图
功能表
逻辑表达式
题型
扩展成多选1数据选择器
将并行传输转换为串行传输
学会用卡诺图表示设计地址线，选用地址变量
8选1数据选择器
逻辑框图
功能表
逻辑函数式
双4选1数据选择器
逻辑框图
功能表
其中之一，另一个一样
逻辑函数式
利用自身扩展成8选1选择器
eg：74HC153
用数据选择器设计组合逻辑电路
基本原理
具有n位地址输入的数据选择器，可产生任何形式输入变量不大于n+1的组合逻辑电路
包括了选通端
基本步骤
根据真值表，写出逻辑函数式子并表示成最小项之和的形式
写成数据选择器逻辑函数式表达的形式，相关端进行数据选择，其他端进行输出
eg
不需要用到的端口最好接“0”
加法器
1位加法器
半加器
特点
不考虑低位的进位，直接将两个1位的二进制数相加
逻辑功能相当于异或
功能表
全加器
特点
将两个1位二进制数及来自低位的进位相加
功能表
多位加法器
串行进位加法器
逻辑图
特点
结构简单
速度慢
超前进位加法器
基本原理
加到第i位的进位输入信号是两个加数第i位以前各位（0 ~ i-1）的函数， 可在相加前由A,B两数确定。
判定产生进位中的一种情况
功能表
特点
速度快
结构复杂
74HC283
功能
四位全加器
逻辑框图
A0~A3,B0~B3:输入信号 CI:低位来的进位信号 CO:传递给高位的进位信号 S0~S3:输出
应用
扩展形成8位全加器等
设计像“逻辑函数可变换成输入变量与输入变量相加的形式”的电路
eg
功能：将8421BCD码转换为余3码
数值比较器
1位数值比较器
功能
比较两位二进制数的数值大小
功能表
逻辑框图
多位数值比较器
原理
从高位比起，只有高位相等，才比较下一位
eg
74LS85
I(A<B),I(A=B),I(A>B):低位的比较结果输入 Y(A<B),Y(A=B),Y(A>B):比较结果输出 B0~B3,A0~A3:比较数据的输入端口
对74LS85进行扩展，组成一个8位数值比较器
左边是低4位，右边是高4位 如果右边比较出结果则直接输出比较结果 如果右边比较后相等，则输出结果要靠低位的比较结果决定
组合逻辑电路中的竞争-冒险现象
竞争-冒险
成因
什么是"竞争"
门电路两个输入信号同时向相反的逻辑电平跳变的现象
背
门电路两个输入信号同时向相反的逻辑电平跳变时,由于门电路传输延迟时间不同，两个输入信号在变化过程中会出现其他状态
现象
可能在输出产生尖峰脉冲，这种现象称为"竞争-冒险"
检查竞争-冒险现象的方法
若输出端的逻辑函数在一定调节下能简化成 Y=A+A' 或 Y=AA' 则判定存在竞争冒险现象
卡诺图相切处的两个圈会发生竞争-冒险
消除竞争-冒险现象的方法
修改逻辑设计
方法
利用卡诺图相切法添加无关项
步骤
画出卡诺图，标出所有为1的项
对卡诺图中的"1"进行画圈，若有圈成相切的状态，则取相切位置附近的两个项进行合并便可得到一个无关项，添加这个无关项可以消除竞争-冒险现象
注意：添加的无关项可能有多个
例子
对逻辑式进行化简，将产生竞争冒险的项化掉
接入滤波电容
引入选通脉冲
了解
注意
全加/全减有考虑进位和出位的，区别半加半减
第八章 数-模和模-数转换
熟记相关定义
D/A转换器
类型
背
权电阻网络D/A转换器
电路结构
工作原理
模拟开关是一个单刀双掷的开关，输入二进制数的每一位控制 对应的模拟开关的状态：为 1 则该位对应的开关接至参考电压 V ref ；为 0 则该位对应的开关接至地。 由于每一条电阻支路的另一端接至理想集成运放的反相输入端， 而理想集成运放的同相输入端接地，因此，只要 d i 为 1，该位 的模拟开关接至 V ref 就表示该位有支路电流 I i 流向求和放大器； d i 为 0，该位的模拟开关接地则该位无支路电流；
公式
背
结论
输出模拟电压极性与参考电压相反
输出模拟电压的大小与数字量Dn成正比
特点
优先
电路结构简单，电阻元件数目少
缺点
电阻阻值相差太大，不便于集成
难以保证电阻阻值的精度
变式
双级权电阻网络D/A转换器
倒T型电阻网络D/A转换器
电路结构
特点：每个端口向左看的等效电阻都为R
工作原理
基于输入的数字信号对各个位对应的模拟开关的控制： d i 为 1，则该位的模拟开关接至 V - 就表示该位的支路电流 I i 流向反馈电阻，参与求和运算；d i 为 0，该位的模拟开关接至 V + 就表示该位的支路电流 I i 流向地，不参与求和运算
公式
背
结论
如何调节输出电压的最大值
改变Vref
改变Rf/R的比值
输出模拟电压的极性与参考电压的相反
输出模拟电压的大小正比于输入的数字量
特点
优点
电阻种类少，精度高，便于集成
每一位的电流支路的大小固定不变，模拟开关只改变电流的流向，电流几乎不需要建立时间，因此转换速度快
不足
模拟开关的导通压降和导通电阻的存在会引起转换的误差
注意
典型的倒T型电阻网络DAC芯片-AD7520
芯片的内置电阻为R
权电流型D/A转换器
电路结构
工作原理
与倒T型电阻网络类似，不同的是这里用了恒流源
公式
记，注意公式没有负号
特点
在倒T型电阻网络的基础上利用恒流源消除了模拟开关的导通电压和导通压降带来的误差
双极型输出的D/A转换器
电路结构
工作原理
将输入的二进制数加载到一个单极性输出的DAC，最后再对其输出电压进行偏移；如果输入的二进制数为带符号数的补码形式，那么还需要将此补码转换为对应的无符号数（通过将最高位取反）
输出范围
双极型DAC的设计
最高位取1，其他位取0时的输出电压为0
最高位用反相器取反
例子
可编程D/A转换器
可编程电阻特性
Iout1端口电位为0 电路类型为倒T型
按倒T型分析，得出Req就行
增益可编程放大器
例子
类型
权电阻型
倒T型
权电流型
转换精度
分辨率
表示方法
用输入二进制数码的位数表示
用模拟输出电压的最小值与最大值的比值表示
公式
D/A转换的分辨率无单位
转换误差
表示方法
用最低有效位 LSB 对应的输出作为标准，表示为最低有效位 LSB 的倍数
转换误差为 1/2 LSB 的含义是，转换误差为输入的数字量最低有效位为 1 其余位全为 0 时的输出电压的一半
LSB的正负看有无正负号
类型
线性误差
原因
参考电压Vref偏移标准值导致的误差
特点
误差电压的大小与输入量的大小成正比
虽与输入量大小成正比，但算总的误差时仍需要用公式去得出最大的误差
现象
平移误差
原因
运算放大器的零点漂移造成
特点
误差电压的大小与输入数字量的数值无关
输出电压的转换特性曲线发生平移
现象
非线性误差
原因
模拟开关的导通压降和导通电阻，以及电阻网络中电阻的偏差引起
现象
非线性误差有时导致转换特性局部非单调性。从而引起系统不稳定
总误差表示
最恶劣情况下，输出总误差为各种来源误差的绝对值之和
转换速度
用建立时间表示
建立时间定义
从输入的数字量发生突变开始，直到输出电压进入与稳态值相差±1/2LSB范围之内的这段时间
通常输出电压经过暂态过程进入到与稳态值相差 ±1/2 LSB 的范围内即认为输出电压稳定
应用
组成波形发生器
可编程电阻特性
增益可编程放大器
A/D转换器
A/D转换
过程
采样→保持→量化→编码
采样：将时间上连续的模拟信号转换为时间上离散的信号
保持：能够将采样后的数值稳定维持一段时间直到转换过程结束
量化：将时间上离散的信号转换为数值上也离散的信号，即数值的大小只能是规定的某个最小数量单位的整数倍
编码：将量化后的数值大小转换为对应的数字代码
取样定理
最低采样频率
最高采样频率
原因
受A/D转换速度的限制
即要满足取样频率对应的时间要大于转换时间 否则取样后还没来得及转换便进行下一次取样了
量化
量化单位
最小的量化电压，用Δ表示
量化误差
定义
在量化过程中由于取样-保持后的电压不一定能被量化单位整除，量化前后一定存在误差，此误差成为量化误差，用 ε 表示
量化误差一定存在
量化电平划分
“只舍不入”法
量化单位
量化误差
背
图例
“四舍五入”法
有效减小量化误差
量化单位
量化误差
背
图例
类型
直接A/D转换器
并联比较型
电路结构
最高比较器的基准电压引起的误差最大
基本原理
电压比较器根据输入模拟电压的范围得到独立的高、低 电平并将此高、低电平即 1/0 存入寄存器
特点
优点
转换速度非常快
最快
无需附加取样-保持电路
缺点
必须使用比较多的电压比较器和规模较大的代码转换电路，电路规模较大
增加输出位会指数级增大器件的规模
对基准电压和分压电阻网络的精确度要求很高
转换精度影响因素
主要取决于量化电平的划分
还受参考电压的稳定度，分压电阻的相对精度及电压比较器灵敏度的影响
逐次比较型
计数型
电路结构框图
原理
遍历全部的二进制数，对应输出的二进制数转换为电压与输入电压进行比较
特点
原理简单，电路结构简单
转换时间
背
即遍历了全部
逐次逼近型
电路结构框图
原理
从最高位开始，每次先将对应位置 1，然后根据比较的结果控制每一位的 1 是否需要保留或去掉；逐位进行比较，直到最低位比较完为止
相较于计数型，逐次渐近型的电路结构较复杂，但转换的时间大幅度减少
转换时间
背
小结
间接A/D转换器
了解
双积分型
原理
将输入的模拟电压信号转换为与之成正比的时间宽度信号；接着在此时间宽度内对固定频率的时钟脉冲计数，那么计数的结果就是正比于输入模拟电压信号的数字信号
特点
优点
工作性能稳定
抗干扰能力强
缺点
转换速度很慢
转换时间
最慢
V-F型
电压-频率
原理
将输入的模拟电压信号转换为与之成正比的频率信号；接着在一个固定的时间宽度内对此频率信号计数，则计数的结果就是正比于输入模拟电压信号的数字信号
特点
优点
转换精度高
缺点
转换速度慢
类型
直接A/D转换器
并联比较型
逐次比较型
间接A/D转换器
双积分型
V-F型
转换精度
分辨率
熟记
定义
区分输入电压的最小差异
公式
有单位，V
与D/A转换器分辨率的区别
输入输出测
D/A转换
分辨的是输出侧和输入侧的比值
A/D转换
分辨的是输入侧的电压最小差异
有无单位
D/A转换
无单位
A/D转换
有单位
转换误差
定义
表示的是实际输出的数字量和理论上应有的输出数字量的差别，一般用 LSB 即最低有效位的倍数，或者是满量程输出的百分数描述转换误差
转换速度
转换时间
转换时间和转换速率成反比关系
定义
完成一次转换所需要的时间
转换速率
定义
单位时间里能够完成转换的次数
影响转换速度主要因素
取决于转换电路的类型
并联型>逐次逼近型>计数型>双积分型
转换速度会限制最高采样频率
如采样频率过快，则在完成采样时还没来得及量化则完成下一次采样了
要求最高采样频率的时间大于转换时间
第七章 脉冲波形的产生和整形电路
概述
施密特触发电路
特点
输入信号在从低电平上升和从高电平下降的过程中，电路状态发生转换时对应的输入电平不同，即输入电压正向和负向变化的阈值电压不同
电路内部的正反馈过程使得输入电压波形的边沿很陡
门电路组成的施密特触发电路
电路图
必须满足R1<R2，否则会进入自锁状态
假如R1>R2 Vi为低电平时，VA为低电平是可以的； 问题在Vi为高电平时，由于R1>R2，VA仍有可能是低电平 这样就出现了锁死的现象
图形符号
输出特性
输出特性
应用
波形变换
脉冲整形
脉冲鉴幅
单稳态电路
特点
有稳态和暂稳态两个不同的工作状态
在外界触发脉冲的作用下，能从稳态翻转到暂稳态，维持一段时间后自动回到稳态
暂稳态维持时间的长短取决于电路自身的参数，与外界触发脉冲无关
用门电路组成的单稳态电路
微分型
电路结构
特点
对输入脉冲宽度没有要求，可以用窄脉冲触发
电路恢复稳态不受输入脉冲的限制
存在正反馈，波形边沿特性好
抗干扰能力差
积分型
电路结构
特点
对输入脉冲宽度有要求
电路恢复稳态受到输入脉冲的限制
不存在反馈，边沿特性较差
抗干扰性能好
注意
如果是用于楼道里的声控灯，应用的是微分型单稳态触发电路，因为积分型对脉冲宽度要求高
区分"电路的输出回到稳态值"与"电路状态回到稳态"
"电路的输出回到稳态值"是电路内部自发完成的
"电路状态回到稳态"是在外部输入消失后经过一段时间，整个电路的状态与原始状态完全一致
如果门电路为TTL型，输入电阻的阻值有什么要求
联系第三章门电路知识
分析单稳态触发电路时，先确定电路的稳态
三要素分析法
输出脉冲宽度的计算
集成单稳态电路
不可重复触发型
不可重复触发指的是单稳态触发器经触发进入暂稳态后，在回到稳态前再加入输入脉冲不会影响电路的工作过程，输出脉冲的宽度仍然从第一个输入脉冲开始计时。
可重复触发型
可重复触发指的是单稳态触发器经触发进入暂稳态后，若在回到稳态前再加入输入脉冲，电路被重新触发，输出脉冲的宽度以此为起点再维持一个输入脉冲。
多谐振荡电路
特点
电路不需要外部的输入，能够通过自激振荡产生矩形脉冲
没有稳态，只有两个暂稳态，电路在这两个状态之间不断切换
类型
对称式
非对称式
环形振荡电路
电路结构
特点
利用门电路的传输延迟时间形成延迟负反馈产生振荡
振荡周期：
频率高，不易调节，不实用
用施密特构成的多谐振荡电路
电路结构
振荡周期：
振荡周期：
特点：占空比可调
石英晶体振荡电路
特点
工作频率为石英晶体的固有振荡频率f0
其他频率信号经石英晶体被衰减
工作频率与外接电阻、电容无关
频率稳定性高
注意
只有环形振荡电路使用负反馈，其他都是正反馈
555定时器
555定时器的结构和功能
电路结构
管脚图和逻辑图
2,5,6,7四个端口重要
2,6端口相连接电源且7号端口外接上拉电阻接电源构成多谐振荡器
5号端口外接电源与否影响VT+,VT-的值，还要看是否要用叠加原理
5号端口不用的时候，外接滤波电容接地
通过一个电阻连接到5号端口要用叠加原理
2，6端相连构成施密特触发电路
2端口外接触发源，7号端口上拉电阻接电源构成单稳态电路
功能表
555定时器的应用
接成施密特触发电路
电路图
与单稳态触发电路的不同之处，施密特触发器接入的是输入信号，单稳态触发电路接入的是触发电路
2,6号端口合并接输入波形
注意5号位输入控制电压的大小
变式
改变Vco，改变回差电压
例子
注意区别好，开关断开闭合时，电容究竟是充电还是放电
接成单稳态电路
电路结构
设计思想
如果将 TH 和 TR’两个触发端的其中一个作为触发脉冲的输入端，另一个将输出端或是放电端连接至一个 RC 电路的电容，这样在脉冲触发导致输出状态改变后，由于电容的作用导致暂稳态维持一段时间，等到电容充电或放电至阈值电压那么输出状态就可以回到稳态
比如稳态时输出为v0输出为0,TD导通,电容C是处于一个无充电的状态,当vi触发脉冲来到时,v0输出为1,TD截止,电容充电,充到阈值电压2/3Vcc时回到稳态
规定没有触发信号时VI=1。首先分析稳态，稳态时输出Q=0,V0=0
当VI有负脉冲时，VC2=0，锁存器置位端有效，Q=1，输出V0=1
由于此时输出TD截止，故电容充电，电容起始电压为0，
电路图
TR 即 Trigger ，带有反标识即负脉冲、下降沿触发
VI要控制在稳态时大于1/3 VCC ，有触发时小于1/3 VCC
5号位外接输入控制电压为0时的前提下
缺点
正常工作的前提是： v C 上升至门限电压之前输入信号已经回到高电平，即低电平触发端信号无效，因此这个电路只能够接受窄脉冲触发
变式
串联一个电容，利用电容耦合特性，解除对输入脉冲宽度和幅度的限制
Vi的大小不满足触发电压的条件时
理解加背，设计题可以用
变式
实现可重复触发
设计思想
若要实现可重复触发，则需要再接受到有触发信号时，迅速将原来在充电的电容进行放电，使其重新充电，而控制该过程可以用输入信号的下降沿。
作为开关管的可以用晶体管和MOS管
输出暂稳态的时间宽度
掌握分析方法，而不是背结果
单稳态电路暂稳态时间的周期与触发信号的周期一致
例子
接成多谐振荡电路
电路图
设计思想
利用一个反相的施密特触发器和一个RC积分环节
输出脉冲周期
注意Vco有无输入
输出脉冲频率
f=1/T
变式
占空比可调
特点
通过改变R1,R2比值实现占空比可调
输出脉冲周期
特点
通过滑动变阻器实现占空比可调
设计题可用，理解加背
例子
学会分析两片多谐振荡器的串联，前一片的输出信号的高低电平，接到4端口，控制第二片多谐振荡电路的工作。又或者接到5端口，控制电源电压，实现输出频率的变换
第六章 时序逻辑电路
概述
时序逻辑电路的特点
任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态
区别组合逻辑电路，组合逻辑电路的输出只与当时的输入有关
时序逻辑电路分类
时钟信号的不同
同步时序电路
所有触发器共有一个时钟信号
异步时序电路
各个触发器的时钟信号不完全一致
输出是否取决于输入
米利型时序电路
输出不仅取决于电路状态，同时还取决于输入信号
穆尔型时序电路
输出信号仅取决于电路状态而与输入无关
不代表穆尔型一定没有输入，只不过是最终电路的输出方程没有出现输入变量
时序逻辑电路的分析方法
同步时序逻辑电路的分析方法
步骤
由逻辑图写出每个触发器的驱动方程
由驱动方程得出每个触发器的状态方程
根据逻辑图写出电路的输出方程
注意：输出方程是组合逻辑电路，与Q*无关
根据基本方程组列出状态转换表
将状态转换表绘制成状态转换图
同时检查能否自启动
将非循环项代入能循环的特征方程中，如果其输出的状态能进入自启动则不需要额外设计，如果不能进入自启动，则需要修改额外设计电路
根据状态转换图，描述电路的逻辑功能
eg
时序逻辑电路描述方法
状态转换表
任何一组输入变量及电路初态的取值代入状态方程和输出方程，得电路的次态和现态下的输出值，将全部计算结果列成表格
类似于真值表，但状态转换表是有序的
状态转换图
将状态转换表的内容图形化展示
时序图
时序逻辑电路的设计方法
同步时序逻辑电路的设计方法
步骤
逻辑抽象，得出电路的状态转换图或状态转换表
确定输入/输出变量，电路状态数
定义输入/输出逻辑状态及每个电路状态的含义，并进行编号
状态化简
若两个状态相同的输入下有相同的输出，且转换到同一个次态，则为等价状态，可以合并成一个
状态分配
选定触发器的类型，求出电路的状态方程，驱动方程和输出方程
注意状态卡诺图如何设计
注意你是利用卡诺图设计而不是卡诺图化简，故次态的项目你不能化掉
根据得到的方程式画出逻辑图
检查电路能否自启动
eg
时序逻辑电路的自启动设计
状态化简时充分利用无关项化简，使输出次态落在有效循环中，从而达到自启动的目的
比如某一位是无效状态，但改变其中一位其可以进入有效循环，则可以利用无关项化简改变该位
常用的时序逻辑电路
移位寄存器
何为寄存器
存储一组二值代码的电路模块，N个触发器构成的寄存器能够存储N位的二值代码。即N位寄存器，最多能够表示2^N钟状态
例子
对触发方式无要求，对触发器逻辑功能有要求，必须能置1或置0，因此T触发器一定不可以
工作原理
不可用电平触发，完全透明了
特点
第一个触发器串行输入 每个触发器的输出端并行输出 最后一个触发器串行输出
串行输入N位代码，经过N个时钟脉冲可以并行输出 经过2N-1个时钟脉冲可以完全串行输出
由边沿触发的 D 触发器组成，第一个触发器 接收的是来自最左边的输入信号，其他触发器 的输入信号是前一个触发器的状态； 当时钟信号的上升沿来到时，每个触发器按照 前一个触发器原来的状态去翻转（注意由于传 输延迟的存在并不是按照前一个触发器的次态 翻转） （第一个触发器则按照输入信号） ， 因此电路中各个触发器的状态的效果就是数据 不断地右移
典型芯片
74LS194(4位双向移位寄存器)
结构框图
D0~D3:数据的并行输入 DIR:数据右移串行输入端 DIL:数据左移串行输入端 Q0~Q3:数据的并行输出端 CLK：触发/时钟信号，上升沿触发 Rd:异步复位端，低电平有效 S1,S0：工作模式控制端
功能表
应用
实现串并转换
构成（环形，扭环）计数器进行分频
移位寄存器的扩展
例子
将4位双向移位寄存器扩展为8位双向移位寄存器
计数器
同步计数器
典型芯片
4位同步加法计数器
74161
十六进制
结构框图
功能表
状态转换图
74160
十进制
结构框图
功能表
状态转换图
有效循环为0000-1001 能自启动
4位同步加/减计数器
74LS191
结构框图
功能表
状态转换图
异步计数器
要求是会设计“最简单”的异步计数器，非重点
例子
任意计数器的构成方法
复位和置位归零的区别
复位归零在于一达到那个状态立马归零
例子，假设到状态N时产生复位归零和置位归零信号 对于复位归零，其进制数为N-0 对于置位归零，其进制数位N-0+1
置位归零在于一达到那个状态需要再等一个CLK才归零
假设已有N进制计数器，而需要的是M进制
M<N
同步置数法
有效循环为0000-0101(5) 进制数为6
异步置零法
例子
改进电路
利用SR锁存器延迟复位归零信号
缺点
置零信号持续时间短
触发器的复位速度有快有慢
电路可靠性不高
初始状态一定为0000
其为六进制，输出为0110(6)时输出复位信号
M>N
方法
扩展
多片扩展时，分清楚什么时候截止，到达哪个数停止计数 注意扩展时第一片低位是什么进制的
eg
eg
环形计数器
结构图
改进电路
状态转换图
特点
优点
结构简单
缺点
n位寄存器共有2^n种状态，但其只用了n种状态，没有进行充分利用
像这种首尾直接相连的环形计数器无法自启动
扭环形计数器
结构图
改进电路
状态转换图
特点
相较于环形计数器，提高了状态的利用率
存在无效循环，电路无法自启动
顺序脉冲计数器
要求输出一组在时间上有一定先后顺序的脉冲信号
关键思路
计数+译码
计数是确定输出几组脉冲，译码是确定脉冲的先后顺序
种类
序列信号计数器
要求输出一组特定的串行数字信号
关键思路
计数+数据选择
计数的进制是确定数组的长度，数据选择是确定对应输入时输出的数据
种类
反馈移位型
设计与分析
分析方法：给出一串数字，选取位数，按顺序写出对应的状态 如10100101 若选取的是三位 则是101→010→100→001→010→101→011→110→101 显然9大于8，三位不符合要求，故最小应选取四位 则是1010→0100→1001→0010→0101→1011→0110→1101→1010 设计方法： 根据上述数字画出状态转换图 先得出能符合该循环的状态转换方程，根据状态转换方程求出其他态时对应的输出，再根据能否自启动设计其能自启动
时序逻辑电路中的竞争-冒险现象
了解
时序逻辑电路包含存储电路和组合逻辑电路两部分
其对应的竞争-冒险现象也有两部分
组合逻辑电路的竞争-冒险现象
由于竞争产生的尖端脉冲不影响组合逻辑电路的稳态输出，但如果被存储电路中的触发器所接受则可能引起触发器的误触发
存储电路的竞争-冒险现象
输入信号和时钟信号同时改变，而且途经不同路径到达同一触发器，则产生竞争，竞争的结果可能导致触发器误触发。
关键解决思路
使触发器在新状态来之前就触发
解决方法
接入反相器作延迟环节
接入延迟电容
一般认为存储电路的竞争-冒险现象仅发生于异步时序电路中
第五章 半导体存储电路
概述
存储单元
功能
存储一位数据
分类
静态存储单元
锁存器，触发器
动态存储单元
电容的电荷存储效应
寄存器
功能
存储一组数据
组成
由一组触发器组成
存储器
功能
存储大量数据
基本结构
存储矩阵
读/写控制电路
分类
随机存储器
特点
分类
静态随机存储器SPAM
动态随机存储器DRAM
只读存储器
特点
种类
掩膜ROM
可编程ROM(PROM)
可擦除的可编程ROM(EPROM)
电可擦除型E2PROM
SR锁存器
或非门
特性表
电路结构
图形符号
高电平有效
特性方程
Q*状态的不定表现在二者从有效置位同时消失时，Q*的状态不定，而不是说出现非约束条件，Q*状态就不能确定。 如或非门SR锁存器中的S和R的"1"信号同时消失后，由于二者消失的快慢不清楚，这就可能导致Q*的状态不确定
特点
任何时刻，输入都能直接改变输出的状态
与非门
特性表
电路结构
图形符号
低电平有效
触发器
特点
触发器的次态Q*不仅与输入状态有关，还和触发器初态Q相关
触发方式
电平触发
工作原理
利用触发信号的高/低电平进行触发
典型例子
电平触发SR触发器
电路结构
图形符号
带异步置位、复位端的电平触发SR触发器
电平触发的D触发器
电路结构
特点：在SR触发器的基础上改造，R置位端用S取反接入
图形符号
特性表
CLK有效时，Q*跟随D的变化
特性方程
特点
只有当CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态
在CLK=1的全部时间里，S和R、D状态的变化都可能引起输出状态的改变。在CLK回到0以后，触发器保存的是CLK回到0以前瞬间的状态。
缺点
触发的抗干扰能力差
脉冲触发
区别
脉冲触发输出状态需要考虑CLK为有效电平时主触发器全部的状态变化 而边沿触发输出状态只取决于边沿这一时刻的输入状态
典型电路
脉冲触发的SR触发器
工作原理
CLK=1期间，主触发器接受输入信号，其输出状态受输入信号的变化影响。 CLK=0期间，主触发器屏蔽输入信号，其输出状态保持不变，从触发器根据主触发器的状态进行置位，复位，保持等操作
电路结构
利用CLK取反，使两个锁存器在CLK不同电平下起作用
图形符号
“ ┐”：表示脉冲触发方式，CLK的下降沿有效
如果CLK的输入无⭕(即输入端不取反)，则为下降沿有效
特性表
理解原理，牢记最终的输出是取决于下降沿前一瞬间主触发器的状态
特点
输出状态的变化发生在CLK信号的边沿 从触发器的输入状态是主触发器的输出状态，因此必须考虑CLK为有效电平时，主触发器的全部状态变化
易错点例子
S=R=1时，输出状态是确定的，Q=Q'=0，但主触发器信号端无效时，相当于S,R都为0了，此时导致了输出状态的不定
关键在于理解好主从结构
主从触发的JK触发器
工作原理
CLK=1期间，主触发器接受输入信号，其输出状态受输入信号的变化影响。 CLK=0期间，主触发器屏蔽输入信号，其输出状态保持不变，从触发器根据主触发器的状态进行置位，复位，保持等操作
与主从SR触发器显著的不同，JK主从触发器中主触发器只能翻转一次
一次变化特性从抗干扰角度来说是负面影响，因为一次干扰就可能使主触发器发生翻转且挽救不回来
电路结构
在S,R主从触发的结构，将输出状态Q,Q'端反馈引回输入侧
图形符号
特性表
理解原理，需考虑主触发器的所有输出状态，但牢记JK主触发器最多只翻转一次
特点
输出状态的变化发生在CLK信号的边沿 从触发器的输入状态是主触发器的输出状态，因此必须考虑CLK为有效电平时，主触发器的全部状态变化，JK主触发器最多只翻转一次
易错例子
主从触发的T触发器
工作原理
CLK=1期间，主触发器接受输入信号，其输出状态受输入信号的变化影响。 CLK=0期间，主触发器屏蔽输入信号，其输出状态保持不变，从触发器根据主触发器的状态进行置位，复位，保持等操作
电路结构
将JK的输入端合并用一个输入信号控制，取消了置1和置0的两种状态
图形符号
特点
T=0时，是状态保持电路 T=1时，是翻转器
边沿触发
典型电路
主从D触发器
工作原理
由于D触发的“透明”特性，相较于SR触发器少了保持功能，过去的变化不会被记录下来，输出一直在跟随输入，故当从触发器有效时，其实接收到的主触发器的输出状态对应的仍然是输入状态
电路结构
图形符号
特点
输出状态仅取决边沿信号有效时的输入状态
分类
SR触发器
特性表
高电平有效
特性方程
JK触发器
特性表
特性方程
类似于异或的公式形式
T触发器
特性表
特性方程
记住JK表达式，T触发器的只不过是J=K=T罢了
D触发器
"透明"特性
特性表
特性方程
触发器的转换
D触发器转换成J K触发器 D触发器转换成T触发器 D触发器转换成翻转触发器
状态转换图
将不同逻辑功能的触发器的功能特性表和特性方程以图形描述
时序逻辑电路中体现
动态特性
了解
建立时间
Setup time
保持时间
Hold time
传输延迟时间
Propagation delay time
寄存器
定义
用N个触发器组成的能够存储一组N位的二值代码
例子
存储器
随机存储器(RAM)
结构框图
地址译码器
同样是10位,行译码需要2^10，而行列译码可以只需2^6*2^4=80
存储矩阵
读写控制电路
分类
了解
静态随机存储器(SRAM)
存储矩阵的存储单元：触发器
动态随机存储器(DRAM)
存储矩阵的存储单元：动态MOS存储单元
ROM和ROM的比较
相同点
整体结构框图类似，都具有地址译码器和存储矩阵，寻址原理相同
不同点
存储矩阵的内部结构即存储单元不同
ROM本质上是组合逻辑电路，其存储矩阵是或阵列
RAM本质上是时序逻辑电路，其存储矩阵由触发器或动态存储单元构成
电路的输出级不同
从存，取功能上，存储器可以分为RAM和ROM
ROM工作时只读不写
RAM工作时可读可写，由读写控制端控制
断电后数据是否保存
ROM断电后数据可以保存
RAM断电后数据会丢失
只读存储器(ROM)
结构
地址译码器
存储矩阵
读出电路
结构框图
地址译码器
输入对应字线，与阵列
将输入的n位地址代码译为2^n个独立的高低电平，即选择其中一个地址存储的数据
存储矩阵
输出对应位线；或阵列
由基本的存储单元排列而成，存储单元使用的不同工艺、不同性质的器件决定了存储器的类型和工作特点
输出缓冲器
与系统总线连接，实现对输出的三态控制，同时提高带负载能力
存储单元
存储器中每存储1位二进制数的点
存储容量
存储器中总和存储单元的数量
公式
字线数×位线数
位线数跟输入位数没有任何关系，字线数和位线数的联系通过存储矩阵来表示
字线相当于规定地址的数量，而位线相当于该地址数据的长度，显然数据的长度跟地址是无关的。字线的字数对应多少个字，位线的位数对应字长。
例子
8×2的ROM，字线8位，位线2位，则存储容量为2^8*2^2=1024
例子
RAM2114芯片
熟记逻辑框图
区分地址线，位线，字线分别指的是哪些
区分地址线和字线
工作原理
输入的地址代码进入地址译码器译成相应的控制信号，该信号从存储矩阵中将指定单位的单元选出，并将其中的数据送到输出缓冲器
分类
掩模ROM
特点：只读不写
可编程ROM(PROM)
特点：一次性编程，不能改写
可擦除的可编程ROM(EPROM)
特点：数据可以擦除重新写入
ROM的写是指在非工作状态下的改写，注意与RAM的区别
特点
优点
1.电路结构简单，断电后数据不会丢失 2.工作时无需刷新
缺点
不能快速地随时修改或重新写入数据，因此只适用于存储固定数据的场合
因为写入的速度偏慢，不能满足快速存/取的要求 一般将其默认工作时为只读不写
PROM与阵列固定，或阵列可编程 GAL与阵列可编程，或阵列固定
存储容量的扩展
位扩展
1024×1扩展成1024×8
方法
输入端进行并联
字扩展
256×8扩展成1024×8
注意每片输出的范围
方法
将多出来的字线进行控制选片，低位字线保持不变使用并联接法，输出使用并联接法
位，字扩展
方法
先进行位扩展，再进行字扩展
用ROM实现组合逻辑函数
表示方法
例子，使用EPROM设计2个二位二进制全加器