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计算机组成原理
准备考研过程中做的计算机组成原理思维导图 22计算机考研总分408、单科128分，已上岸北邮
编辑于2022-06-01 16:59:57- 计算机考研
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计算机组成
输入/输出系统
I/O 控制方式
程序查询方式
轮询
一次只能与一台设备交互,串行工作,效率低
一次轮询传送一个字
分为轮询和定时查询两种
程序中断方式
目的
实现并行工作
实现人机交互
一次中断传输一个字
仍是由软件完成数据传输的
中断
内中断
处理机和内存的中断
算术错误
缺页
指令权限异常
外中断
IO中断
时钟中断
硬件中断与软件中断
强迫性中断与自愿性中断
相对于正在运行的程序而言
强迫性中断
程序被迫打断,可以在任何时刻发生
IO中断
来自通道或其它IO设备
硬件故障中断
掉电
内存校验错误
时钟中断
控制台中断
程序性中断
缺页缺段
除以零
越界
自愿性中断
访管指令,自愿交出CPU
可屏蔽中断与非屏蔽中断
非屏蔽中断通过NMI控制,IF=0时也会被响应
中断请求标记触发器INTR
每个中断源有一个
为1时表示该中断源有请求
中断判优
常见优先级
故障中断最优先
重新启动最后
DMA请求>IO请求
高速设备>低速设备
输入设备>输出设备
实现方法
排队器(硬件实现)
查询程序(软件实现)
原则
在支持中断嵌套的情况下, 只有高优先级中断能打断当前中断
同级中断同时申请时,按事先约定顺序处理
中断响应
中断隐指令
用于引出中断服务程序
硬件实现
步骤
关中断
保存断点
引出服务程序
中断向量
某个设备的中断服务程序入口地址
位于存储器中
所有中断向量构成中断向量表
注意与中断向量地址区分
中断向量寻址
硬件向量法
由硬件提供的中断类型号直接得到中断向量地址
软件查询法
中断服务程序
步骤
保存现场
程序状态字寄存器
PSWR
中断屏蔽寄存器
每位代表是否屏蔽指定中断
CPU中某些寄存器
执行具体服务程序
如果需要中断嵌套,在这之前打开IF,执行完后关闭
恢复现场
开中断,返回
多重中断系统
排队器
硬件排队器的优先顺序难以改动,操作系统使用修改屏蔽字的方式改变中断响应顺序
因此CPU响应的中断响应顺序与处理顺序不一致
中断屏蔽
高优先级中断能打断低优先级中断执行
与屏蔽字有关
直接转入到高优先级中断
中断处理原则
高优先级优先
当高处理优先级的中断的响应优先级比同时到达的低处理优先级的响应优先级低,先响应低处理优先级的中断,随后发生嵌套,响应高处理优先级的中断
同优先级取决于排队器内的顺序
高优先级可以打断低优先级
低优先级不能打断高优先级
低优先级中断必须等高优先级中断完成后返回主程序再进入
平均执行时间
DMA
并行工作
特点
主存地址,传送计数由硬件电路实现
主存需要有专用缓冲区
需要预处理和中断后处理
一次传送一个数据块
一个控制器只能对应一台IO设备
DMA控制器(DMAC)
组成
控制逻辑
数据计数器DC
命令/状态寄存器CR
内存地址寄存器MAR
与DC一同确定交换信息的源地址(输出)或目的地址(输入)
数据寄存器DR
中断机构
会与CPU争用总线
优先级比CPU高
因为DMA不立即传输可能会丢失数据
请求步骤
传送方式
停止CPU访存
此时CPU一般不工作
当CPU的指令周期大于存取周期时,可以交替使用总线
周期挪用/周期窃取
如果CPU正在访存,DMA等待
如果同时请求总线,CPU放弃
每次DMA传输一个或几个存取周期
传送过程
初始化
IO设备向DMA控制器发出DMA请求
DMA控制器向CPU发出总线请求
获取总线后,DMA自主传送数据
传输完成后,DMA发出中断通知CPU
可以在任意机器周期结束后响应
优先级比中断方式高
数据需要经过DMA的数据缓冲寄存器
通道技术
指专用IO处理机
一次传输一组数据块
CPU与通道的交流
启动时使用IO指令
完成后使用中断
特点
与主机共享内存,通道程序在内存中
一个通道支持多个IO设备
步骤
编制通道程序,存储到主存中
告知通道通道程序首地址
通道根据通道程序进行数据传输
传输完成后发起中断
分类
用于字节设备
字节多路通道
低速设备分时共享高速通道
所有设备轮流读一字节
用于块(数组)设备
数组选择通道
高速设备独立使用通道
利用率低
数组多路通道
允许多个设备同时被控制,但只允许一个设备进行传输
性能最高
外部设备
按功能
人机交互类(通常较慢)
存储设备
磁盘
磁盘驱动器
磁头
盘片
磁盘控制器
主机与磁盘的接口
存取时间计算
磁盘地址
驱动器号
柱面号/磁道号
盘面号/磁头号
扇区号
RAID
RAID0加速,其余的提高可靠性
可靠性
磁盘镜像
奇偶校验
速度
条带化
调度算法
FCFS
SSJF
SCAN
电梯调度,两个方向都工作
到达端点后才返回
LOOK
完成最远任务后掉头工作
C-SCAN
只工作一个方向,到达另一侧后立即返回
C-LOOK
网络设备
按交换单位
字符设备
速度较慢,一般采用中断驱动方式
块设备
磁盘
按速度
体系结构
用户层IO软件
IO请求,格式化IO,SPOOLing
设备独立性软件
逻辑设备与物理设备
设备无关性
执行共有操作
向用户层提供统一接口
设备保护,设备分配与释放
缓冲,映射
设备驱动程序
以进程形式存在,因此必须在中断处理程序之上
用于将设备无关命令转换为物理设备的具体指令
与进程控制器直接相关,负责向设备发送指令或读取设备状态
中断处理程序
硬件设备
电子部件(IO接口/IO控制器)
功能
时序控制
译码
数据缓冲
解决速度差异
传递控制信号
基本结构
主机侧
寄存器(都使用数据线), 又称端口
数据寄存器(数据端口)
主机侧RW
状态寄存器(状态端口)
主机侧R
控制寄存器(控制端口)
存储对外设的控制命令
主机侧W
控制线
控制寄存器读写,发送仲裁信号,握手信号
数据线
负责控制器内部寄存器与主机的信息交换
地址线
给出要访问的寄存器地址
译码部件与IO控制逻辑
设备侧
外设界面控制逻辑
与主机侧类似
分类
并行接口与串行接口
按控制方式分类
可编程接口与不可编程接口
IO编址
统一编址/存储器映射方式
无需专门指令
独立编址/IO映射方式
使用独立地址空间
需要专门指令
机械部件
IO子系统服务
IO调度
缓冲区(Buffer)与高速缓存(Disk Cache)
磁盘高速缓存
将盘块暂存于内存中以提高IO速度
独立空间
利用未使用的内存部分
缓冲区
目的
缓和IO设备与CPU之间的速率差异
解决设备间数据粒度不匹配
减少中断频率
增加并行性
实现
硬件缓冲器
昂贵
内存缓冲区
分类
数据处理时间计算
单缓冲
只支持单向传输
双缓冲
循环缓冲
缓冲区构成循环队列
缓冲池
队列
空缓冲队列
输入队列
输出队列
缓冲区
输入缓冲区(收容)
收入缓冲区(工作)
输出缓冲区(收容)
输出缓冲区(工作)
SPOOLing(假脱机技术)
注意与通道技术的差异
用进程虚拟外围控制机
是缓冲技术
将独占设备改造为共享设备
组成
输入井与输出井
都在磁盘上
输入缓冲区与输出缓冲区
在内存中
输入进程与输出进程
模拟外围控制机
数据流向
设备 <=> 缓冲区 <=> 输入输出井(磁盘) <=> CPU
注意两个缓冲区都在设备侧
设备分配与回收
独占设备
共享设备
分时共享
虚拟设备
将一台物理设备虚拟为多个逻辑设备
SPOOLing(假脱机技术)
使用进程模拟外围控制机
输入井与输出井
输入缓冲区与输出缓冲区
特点
提高IO速度
设备虚拟化
相关数据结构
设备控制表(DCT)
一个表表征一个设备
包含指向COCT的指针
与COCT一一对应
控制器控制表(COCT)
包含指向CHCT的指针
一个通道对应多个COCT
通道控制表(CHCT)
系统设备表(SDT)
每个物理设备占一个表项
设备分配过程
分配策略
与死锁处理相关
静态分配
效率低
动态分配
可能造成死锁
分配安全性
安全分配:阻塞到IO完成
串行,效率低,无死锁
不安全分配:不阻塞
并行,效率高,可能死锁
逻辑设备与物理设备的转换
设置LUT
设置方式
系统内仅一张
仅适合单用户
每个用户设置一张
数据的表示与运算
常见编码
BCD码
8421: 0-9对应0-9 A-F无效
余3码: 8421+3即可
2421: f(x)=x(x<=4) or 6+x(x>=5)
k进制数及其转换
整数除基取余
小数乘基取整
ASCII
7位编码
数字: 30H-39H
0-31为控制字符
对应大小写字母编码之差为26
汉字的表示与编码
字形码
内码
国标码+8080H（最高位改为1）
输入码
区位码
4位十进制数表示横纵坐标
国标码
区位码拆成两段后每段+20H
校验码
奇偶校验码
计算:加上校验位后校验码中1的个数为奇(奇校验)或偶(偶校验)
只能检出偶数位错误
Hamming码
位数确定
查2位错需要多一位
m+r+1 <= 2^r
计算
校验位在2^(k-1)上
Hamming距离
检错d+1
纠错2d+1
检错
将校验位与参与校验位形成计算的信息位进行偶校验
CRC码
计算
多项式比余数多一位
检错
直接模二除法,余数表示出错的位
浮点数与定点数
定点数
定点小数
小数点隐含在符号位后
数值用原码
最大值,最小值
0111111
1111111
定点整数
数值部分用原码
原码\补码\反码\移码
原码
有两种0: 0000; 10000
补码
10000000表示-2^(n-1)
反码是对对应正数的原码取反
移码就是对真值加偏移
与对应补码只有符号位不同
运算
移位
逻辑移位
填0
算术移位
原码
左右移补0
反码
左右移补符号位
补码
左移补0,右移补符号位
双符号位右移:最左侧补最高符号位后逻辑右移
循环移位
进位标志位CF
大循环
小循环
符号扩展
原码补0
反码补符号位
补码
整数左侧补符号位
小数右侧补0
乘法
原码
确定数值部分即可
运算中使用双符号位
如果当前位为1, 加被乘数, 然后右移
补码
Booth乘法
最后一次仅相加不移位
乘数也是补码形式
注意: Booth乘法比原码乘法多累加一次
n+1:n
小题目
-0.10101*+0.01111=-0.0100111011
-0.01101*-0.10110=0.0100011110
除法
原码
不恢复余数法(原码加减交替法)
若余数为负,需要恢复一次余数
恢复余数法
用除数减被除数,若余数小于0则加回去
效率低,一般不用
原码除法可能比补码除法多加减一次
当原码余数为负时
补码
加减交替法
储存方式
大端
低地址存高位, 例如01234567H = 01H 23H 45H 67H
小端
低地址存低位, 例如01234567H = 67H 45H 23H 01H
最低有效字节(LSB)与最高有效字节(MSB)
字节对齐: 变量按其本身大小沿内存边界对齐
浮点数
构成
阶符
阶码
数符
数值
基数(隐含)
规格化: 数值第一位非0
左规及右规
左规尾数左移,阶码减1;右规右移,阶码加1
非规格化时左规
溢出时右规
舍入
0舍1入
入的1可能导致额外一次右规
恒置1
截断
最简单的舍入法
尾数的最小负值
补码
原码
注意是数值不是机器码
基数与规格化的关系
基数是2^k,阶数减1,尾数乘2^k,左移k位; 阶数加1,右移k位
规格化浮点数基数越大,表示范围越大
IEEE 754
数符在最高位
阶码
0表示非规格化数
255表示无穷大
有效范围是1-254
使用移码
尾数
使用规格化原码,隐去首位的1
格式
float:1;8;23
double:1;11;52
加减法
对阶
小阶向大阶看齐
尾数求和
规格化
尾数溢出时右规
最后根据阶码是否溢出判断运算有无溢出
右规和舍入都可能出现上溢
左规时可能下溢
ALU
全加器
逻辑表达式
串行加法器
并行加法器
串行进位
并行进位
分组并行进位
单级先行进位
组内并行,组间串行
多级先行进位
组内并行,组间并行
指令系统
指令格式
指令长度
与机器字长没有固定关系
例如X86体系结构的变长指令集(可以小于1字)
但是指令长度与存储字长的比值决定了取值周期的最短长度
主存按字节编址时指令长度必为字节的整数倍
注意不是必须
注意不是一样长
指令的地址码长度与最小寻址单位有关
按地址码数目分类
零地址指令
堆栈计算机
无操作数指令
一地址指令
一操作数指令
隐含目的地址指令
二地址指令
三地址指令
四地址指令
一般为跳转指令
定长操作码与扩展操作码
定长
操作码长度固定
简化硬件设计
扩展操作码
使指令更加丰富
占用地址码来形成更长的操作码
指令集大小计算
寻址方式
形式地址A与有效地址EA
指令寻址
顺序寻址
自动+1
跳跃寻址
跳跃类指令
无论哪种方式,地址均由PC指出
数据寻址
增设寻址特征字段
可能隐含在操作码中
访存0次
寄存器寻址
数据为对应寄存器内容
立即数寻址
执行周期不访问主存
数据范围有限
当允许不定长度的立即数时会影响取值周期
数据为立即数
访存1次
隐含寻址
例如ACC相关指令,或者堆栈类指令
堆栈寻址
寄存器间接寻址
EA=R(A)
只需一次间址
直接寻址
数据地址为立即数
一次主存访问
寻址范围有限
EA=A
访存1次, 加法1次
变址寻址
EA=(IX)+A
面向用户,允许修改IX
执行过程中可变
基址寻址
EA=(BR)+A
面向操作系统,例如段表
用户不可修改BR
执行过程中不可变
相对寻址
MIPS的分支指令
EA=(PC)+A
注意PC在取指后自增,令A=0, EA=下一条指令地址
访存多次
间接寻址
例如解引用一个指针
EA=(A)
使指令具有间址周期
间址周期是为了获取有效地址而非操作数
至少两次访存
未指明时默认间址一次
X86汇编
寄存器
寄存器名大小写无关
idiv指令
被除数为edx:eax
操作数为除数
商送到eax,余数送到edx
有符号整数除法
标志位
运算结构标志位
SF(Symbol Flag)
运算结果的符号
ZF(Zero Flag)
CF
最高位有进位或借位就为1
无符号运算时有效
PF(Parity Flag)
用于奇偶校验
运算结果1的个数为偶数,PF=1
AF(Assistent Carry Flag)
二进制下最后四位是否进位
OF(Overflow Flag)
有符号运算时值有效
状态控制标志位
TF(Trace Flag)
用于单步中断(单步调试使用)
IF(Interruption Flag)
中断允许标志位
DF(Direction Flag)
串处理中标志移动方向,=0, SI\DI自增; =1, SI\DI自减
RISC与CISC
CISC(复杂指令系统计算机)
X86
RISC(精简指令系统计算机)
ARM
MIPS
RISC-V
一定使用指令流水线,大部分指令在一个周期内完成
总线
基本概念
特性:分时共享
总线设备
主设备
有控制权的设备
从设备
被主设备访问
猝发传送
异步串行总线的帧格式
起始位
1位
数据位
5-8位
奇偶校验位
0-1位
停止位
1-2位
分类
按功能划分
片内总线
系统总线
数据总线
位数与机器字长,存储字长相关
地址总线
与地址空间大小相关
还与寻址方式相关(按字/字节寻址)
控制总线
通信总线
按时序控制方式划分
同步总线
异步总线
按数据传输格式划分
并行总线
串行总线
结构
单总线结构
所有设备均挂在同一条系统总线上
这根系统总线是由数据总线,地址总线,控制总线构成
双总线结构
增加一根通道与IO设备间的总线
需要通道支持
三总线结构
主存总线
IO总线
DMA总线
用于提高存储器IO性能
总线仲裁
集中仲裁
链式查询
一根请求线到总线控制器
接到请求后若总线空闲则沿总线响应线依次查询
离控制器越近优先级越高
3根线
计数器定时
在链式查询的基础上,单根响应线变为多根计数线
控制器从当前值开始计数,直到计数器与请求设备地址相等
优先级与计数方式有关
需要celing(logn)+2根线
请求线
地址线
应答线
独立请求
专用线路
共需2n+1根线
多一根忙线(类似计数器的应答线)
分布仲裁
类似于二进制倒计数协议
计算机网络P211
总线传输与定时
传输过程
申请分配阶段
传输请求
仲裁
寻址
传输
结束
突发传输
发送一个地址，在接下来的几个周期内连续读取数据
只需要发送一次地址，因此提高了有效数据传输率
定时方式
同步定时
使用统一时钟进行强制性同步
控制简单, 可靠性差
适合短总线和速度差异不大的设备
异步定时
依靠握手实现,速度比同步慢
适合速度有差异的设备间的可靠传输
分类
不互锁
请求-应答
双方自动撤销握手信号
半互锁
请求-应答-请求结束
从设备自动结束应答
全互锁
请求-应答-请求结束-应答结束
半同步
按照同步时钟采样信号
增加等待信号线,当慢速设备无法提供数据时,令等待线为1,使另一方等待几个时钟
分离事务式
当主设备发出控制命令后就放弃总线
从设备准备好数据后再申请主线发给主设备
速度快,控制复杂
标准
ISA类
ISA
最早的系统总线
EISA
扩展ISA
局部总线
VESA
PCI
并行
半同步
PCI-E
串行
AGP
连接主存网卡视频卡
RS-232C
设备总线
PCMCIA
USB
串行总线
连接设备与设备控制器
SCSI
硬盘总线
IDA(ATA)
用于连接磁盘驱动器或光驱
SATA
指令流水线
目标:使CPI接近1
概念
装入时间
第一个任务进入流水线到输出的时间
排空时间
最后一个任务进入流水线到输出的时间
分类
按使用级别分类
部件功能级流水线
例如将浮点数加法分为几步
处理机级流水线
指令级并行
处理机间流水线
按功能数量分类
单功能流水线
多功能流水线
按连接方式分类
动态流水线
能同时执行多种运算
例如前半段在执行ADD,后半段在执行MUL
静态流水线
整个流水线只能同时执行一种运算
按功能段之间的结构
线性流水线
一个部件最多只允许通过一次
非线性流水线
影响因素
数据冒险
stall
Bypassing
编译器指令优化
解决寄存器冲突
控制冒险
分支预测
性能指标
吞吐率TP
即IPC,是CPI的倒数
加速比S
最大加速比为段数
流水线效率E
超流水线
超标量流水线
每个时钟周期可执行多条独立指令
CPI<1
超流水线
将流水线继续细分,使每段TP>1
超长指令字
指令更长,对Cache的要求更高
对编译器优化的要求也更高
CPI<1
存储系统
存储器的分类
按存储器体系结构分类
按存储介质分类
按存取方式分类
支持随机访问
RAM(随机存取存储器)
注意支持随机存取的存储器(比如ROM)不是随机存取存储器
DRAM
采用地址复用技术,只需要一半的地址线(以及行通,列通线)
刷新
刷新周期
刷新方式
集中刷新
速度高,存在死时间
分散刷新
每个周期后半部分刷新
存取周期为2倍存取时间
无死时间
异步刷新
设刷新时间为T,存储器有K行,则间隔T/K秒刷新一行
只能缩短死时间
透明刷新
将刷新安排在译码阶段
SRAM
贵大快,用来做cache
数据单位与对应存储器件
存储元存储位
存储单元存储同一地址的内容
存储体是一系列存储单元
引脚数目计算
确定地址线
DRAM地址复用减半
确定片选(行通,列通)
SRAM使用片选, 1
DRAM地址复用使用行通列通, 2
这里不用片选CS,将行通RAS有效视为开始工作
读写控制线(默认2)
复用数据线
存储芯片扩展
字扩展
位扩展
字位同时拓展
存储芯片寻址
线选
译码片选
ROM
最初称为只读存储器(Read Only Memory)
随着技术发展也可允许写入一次或多次
更根本的特点是支持随机访问(写入速度比读取慢得多)且断电保留数据
常见ROM
MROM(掩模式ROM)
厂家写,无法擦除
PROM(一次可编程ROM)
EPROM(可擦除可编程ROM)
UVEPROM
UV表示紫外线擦除
EEPROM
E表示电擦除
Flash(Memory)
注意是ROM即可
Soild State Drives(SSD)
注意是ROM即可
串行访问存储器
直接存取存储器
磁盘
光盘
与磁盘类似,总之不是ROM
介于完全顺序到完全随机之间
顺序访问效率低
顺序存取存储器
磁带
按信息的可保存性分类
易失性
非易失性
常见性能指标
容量
位成本(单位成本)
存储速度
存储周期
存取时间
恢复时间
带宽
Cache主存系统效率
Cache命中时间与平均访问时间之比
地址分配
线选法
onehot
不需要译码器
地址空间不连续且十分浪费
译码片选法
需要译码器
存储器并行技术
双端口RAM(Dual RAM)
两组独立的地址线,数据线,读写控制线
可能会发生写冲突,此时暂时关闭一个端口
多模块存储器
单体多字存储器
每个存储单元有m个字
总线宽度也为m个字
1/m存取周期获得一个数据
多体并行存储器
高位交叉编址(顺序方式)
高位做片选,并行性不好
低位交叉编址(交叉方式)
低位做片选,并行性好
使用流水线方式读取
交叉存取度m=T/r
存取m个字的时间计算
一般而言交叉编址存储器指的是这种
Cache
Cache以行为单位和内存进行数据交换
命中率以及平均访问时间
完全由硬件实现，对OS透明
当Cache Miss时,CPU STALL
当Pagefault时,Interrupt
这么设计的原因是直接读主存的时间快于中断处理
映射方式
直接映射
地址结构
标记
内存地址高位
行号
行内偏移
全相联
地址结构
标记
行内偏移
组相联
地址结构
标记
组号
行内偏移
Cache结构
标记
有效位
数据
(脏位)[使用写回策略时]
Cache大小计算
替换算法
LRU
计数器变化规则
当行有效时,计数器表示距最近一次访问过了多久
命中或载入时置零,其余计数器全部加1
FIFO
LFU
行每被访问一次计数值加1
需要替换时换出计数值最小的
RAND
写策略
写命中时
写直通(全写法)
同时改变主存和Cache
可以使用写缓冲增加效率
写回
写回Cache后修改脏位
需要替换时根据行是否被修改判断是否写回主存
多级Cache一般L1写直通到L2, L2写回到DRAM
写不命中
写分配
与写直通合用,试图利用局部性
非写分配
与写回合用,降低替换次数
虚存(见OS)
页式虚拟存储器
页表构成
有效位
脏位
引用位
替换算法
页框号
外存地址
TLB
结构
Tag
有效位
页框号
脏位
专门用于缓冲页表的Cache
不同的是,普通Cache的储存单位是行,TLB储存单个物理页框号
段式虚拟存储器
段表
段首址
段长
装入位
原理是空间局部性
不适合二分查找一类的算法
CPU
构成
运算器
构成
移位器
ALU
ACC
通用寄存器组
暂存寄存器
暂存从主存读来的数据
对应用程序员透明
程序状态字寄存器(PSW)
包含各种标志位
计数器(CT)
控制乘除运算的操作步骤
所有与取指译码相关的部件均不属于运算器
控制器
分类
硬布线控制器
又称组合逻辑控制器
一般用于RISC架构
时序系统比较复杂
CPU控制方式
同步控制
部件之间有统一时钟
各部件的机器周期相同
通常以最耗时的操作为基准
异步控制
各部件无统一时钟,以应答方式交流
控制复杂但速度快
联合控制方式
大部分同步,小部分异步
微程序控制器
把指令变为一段固定的微程序
通常用于CISC架构
存储到控制存储器内
ROM
时序相对简单
机器指令----微程序
微指令
微操作
微命令
微周期
CMAR
CMDR(μIR)
对应机器周期
对应指令周期
支持n种机器指令的系统至少有n+1种微程序
微指令编码方式
控制码
直接编码
微指令过长
快,直观
并行性最好
字段直接编码
微指令分为几个小字段
互斥性微命令放在一个字段内
每个字段的全零作为空指令
比较慢
字段间接编码
一些字段的微命令由另一些字段解释
并行性最差,通常作为辅助手段
下地址
即下一条微指令地址
微指令格式
水平型微指令
一位对应一个控制信号
指令长,程序短
垂直型微指令
类似于机器指令格式
指令短,程序长
混合型微指令
控存大小
2^下地址字段 * 微指令长度
构成
PC
用户可见
长度取决于地址空间的指令字数
IR
对应用程序员透明
译码器
MAR
对应用程序员透明
MDR
对应用程序员透明
时序系统
微操作信号发生器
执行过程
指令周期
完成一条指令的时间
包括若干个机器周期
机器周期
完成一个操作的时间
通常与访存时间长度一致
分类
取指周期
1 -> FE (FETCH)
根据PC,取指令字到IR中
间址周期
1 -> IND (INDEX)
当需要间址时,将A送到MAR,从MDR获取EA
注意只是间址,间址周期结束时获得操作数的EA
执行周期
1 -> EX (EXE)
中断周期
只响应外中断
1 -> INT
执行方案
单周期
多周期
流水线
超标量技术
需要多套硬件,使得同时执行多条指令
超流水线技术
细分流水段,提高频率
超长指令字
编译器挖掘相关性,组成超长指令
数据通路
结构
单总线
三总线
专用数据通路
微程序指令以及数据通路描述
不包含控制部件
回忆一下计组实验
概述
系统软件
OS
数据库管理系统
注意数据库系统指的是一个实际的数据库（软硬件系统）
编译程序
在计算机中，软件和硬件是等效的
注意是等效