导图社区 电子技术基础（数字部分）上
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这是一个关于Verilog HDL基础（数电）的思维导图，涵盖了Verilog HDL在数字电路中的基础知识，包括语言基础、常见电路元件和逻辑电路的描述方法等，适合用于学习和复习Verilog HDL相关知识。
这是一个关于电子技术基础（数字部分）下的思维导图，涵盖半导体储存器及可编程逻辑器件、脉冲信号的产生与整形、锁存器和触发器、时序逻辑电路、二值逻辑变量与基本逻辑运算等内容。
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电子技术基础（数字部分）上
数字逻辑基础
数字信号与数字电路
模拟信号和数字信号
数字信号的特点
抗干扰
易储存
一般用二进制
通用性好
分类
组合逻辑电路
时序逻辑电路
数字信号的描述方法
二值数字逻辑和逻辑电平
一般用1代表高电平，0代表低电平
数字波形（P8）
非归零型
高电平代表1，低电平代表0
大部分电路
归零型
有脉冲代表1，无脉冲代表0
持续一段时间会归零
数字时钟
数据率
每秒传输数据的位数
占空比
一个周期内高电平占总周期的比例
实际数字信号波形
波形图
不反映时间延迟
时序图
反映时间延迟
HDL(Hardware Description Language)
数制
十进制（D）
二进制（B）
二进制的优点
波形表示
数据传输
串行
并行
十-二进制之间的转换
可推广到任意进制
整数部分
除基取余，逆序排列
小数部分
乘积取整，顺序排列
八（O）-二
三位一单元/一单元展开三位
十六（H）-二
四位一单元/一单元展开四位
十六进制（H）和八进制（O）
二进制数的算数运算
无符号二进制数的算数
加减乘除
带符号二进制数的减法运算
原，补，反
正数
都和原码相同
负数
原码
用最高位表示符号，其余表示数值
反码
符号位不变，按位取反
没有正负号时，默认第一位数为符号位
当所给的数没有符号位时，自动加一位符号位
补码
反码加一
补反码的性质
二进制减法的补码运算
减去一个数可以用加上它的负数的补码并丢弃进位
二进制进位最多为1
结果再求反补
二进制代码（码制）
定义
以二进制表示数字，字母，或特殊符号的系统
二-十进制代码（BCD码）
用四位二进制数来表示一位十进制数中的0到9十个数码
有权码（恒权码）
8421
2421
5421
无权码（变权码）
余3码
余3循环码
格雷码
是一种无权码
是一种循环码
错误最小化
ASCLL码
二值逻辑变量与基本逻辑运算
见下册
与（逻辑乘）
或（逻辑加）
非（逻辑求反）
与非
或非
异或
同或
逻辑函数及其表示方法
逻辑函数的几种表示方法
真值表
逻辑函数表达式
逻辑电路图
逻辑函数表示方法之间的转换
逻辑代数与硬件描述语言基础
逻辑代数的基本定律和规则
逻辑代数的恒等式
……
反演律（摩根定理）
吸收率
其他常用恒等式
逻辑代数的基本规则
代入规则
反演规则
变量取非
与变或，或变与
1变0，0变1
对偶规则
香农展开定理
逻辑函数表达的形式
基本形式
与或表达式（小项相加）
或与表达式（大项相与）
最小项及其表达式（mi）
和真值表对应（正对应，ABC＝111（B）＝7（D）行号为7）
相与
所有变量有且仅出现一次
性质
任意最小项只有一种情况为1
所有最小项相或为1
表达式
标准与或表达式
任何一个逻辑函数都可以变换成唯一的最小项表达式
记得写连加符号
最大项及其表达式（Mi）
和真值表对应（负对应，A+B+C＝000（B）＝0（D）行号为0）
相或
任意最大项只有一种情况为0
所有最大项相与为0
标准或与表达式
任何一个逻辑函数都可以变换成唯一的最大项表达式
记得写连乘符号
逻辑函数的代数化简法
逻辑函数的化简
并项
吸收
消去
配项
逻辑函数形式的变换
减少使用门的种类
例：与非表达式
逻辑函数的卡诺图化简法
卡诺图
无关项
用X表示
特点
上下左右封闭相邻
高位在竖，低位在横
逻辑门电路
基本CMOS逻辑门电路
MOS管及其开关特性
增强型NMOS的结构及工作原理
详情参考模电
反型层带负电所以栅极电压为正
增强型NMOS的输出特性与转移特性
Ugs＞Ut
导通
Ugd＞Ut
放大（恒流区）
＜
饱和（可变电阻区）
截止（截止区）
其他类型的MOS管
MOS管开关电路（以N沟道增强型场效应管为例）
vi＜Vt
三极管截止，开关断开
vi＞Vt
三极管导通，开关闭合
MOS管开关电路的动态特性
变化缓慢，时间延迟
CMOS反相器
工作原理
工作参数
输入＝vi
高电平vi＝Vdd
低电平vi＝0
输出vo＝vdsn
输入高电平
N管导通（导通电阻很低），P管截止（截止电阻很高）
输出为低电平≈0
输入低电平
P管导通（导通电阻很低），N管截止（截止电阻很高）
输出为低电平≈Vdd
特性
总是一个导通一个截止，截止管等效电阻很大，反相器功耗低
导通电阻低，截止电阻高，有更强的带负载能力
输入电阻高，理论上在电路中不会对其他模块造成影响
电压传输特性和电流传输特性
电压传输特性
电流传输特性
输入逻辑电平
输入低电平与输入高电平
输出逻辑电平
略
工作速度
CMOS与非门和或非门
与非门电路
输入有一个为低电平时，就会使PMOS导通，NMOS截止，从而输出高电平
或非门电路
输入有一个为高电平时，就会使NMOS导通，PMOS截止，从而输出低电平
与非门和或非门电路的结构特点
N管（和地相接的）串联则P管（和电源相接的）并联，N管并联则P管串联
N管串联则代表与，N管并联则代表或
CMOS传输门
传输门的结构
左右对称，输入输出可以反接不影响使用
上下结构对称，由不同类型的场效应管组成，反接有不同的效果，画圆圈处是P管
若C非接电源，C接地，则无论输入取何值N管和P管都不导通
若C接电源，C非接地，则无论输入取何值N管和P管至少有一个导通
模拟开关
导通电阻小，导通电阻稳定
截止电阻大
在数字电路中的应用
CMOS逻辑门的其他输出结构及参数
CMOS逻辑门的保护和缓冲电路
栅源之间容易被击穿
CMOS门电路的每个输入和输出端都接一个反相器作为缓冲电路
输入保护电路
电压过大时，D1D2反相击穿，导出电流，Rs起缓冲作用
反相缓冲电路
或非变与非
CMOS漏极开路门和三态输出门电路
CMOS漏极开路门（OD）
漏极开路门的结构及工作原理
线与
将两个门的输出端并联以实现与的逻辑功能
若G1输出高电平，G2输出低电平，则电源与地相接
漏极开路
CMOS门电路的输出电路只有NMOS管，并且它的漏极是开路的
漏极开路与非门的线与
上拉电阻对OD门动态性能的影响
降低转换速度
上拉电阻的计算
三态输出门电路
除了有一般电路的两种状态（高低电平），还有第三种高阻态（禁止态）
结构逻辑图
EN为控制信号输入端，也称为使能端
应用
主要用于总线传输，任何时刻只有一个门电路的使能端为一，该信号被传到总线上，防止和其他信号冲突
CMOS逻辑门电路的主要技术参数
噪声容限
高电平噪声容限
低电平噪声容限
抗干扰更强
传输延迟时间
表征门电路开关速度的参数，说明输出波形相对于输入波形延迟了多少时间
平均延迟时间
电源电压越大，传输延迟越少，工作速度越快
功耗
静态功耗
电路输出没有转换时的功耗
CMOS电路的静态电流非常小，所以静态功耗非常低
动态功耗
由高低电平转换产生大电流引起的功耗
Cpd称为功耗电容，不是一个实际的电容，是用于计算的
由电容充放电引起的功耗
CL为负载电容
总功耗
延时-功耗积
电路性能的综合性指标
扇出与扇入数
扇入数
门电路的扇入数等于它输入端的个数
扇出数
在正常工作条件下，所能带同类门电路的最大数目
类NMOS和BICMOS逻辑门电路
TTL逻辑门电路
TTL
输入端小电阻接地视为低电平
输入端大电阻接地/悬空视为高电平
CMOS
输入端接电阻接地/悬空均视为低电平
逻辑描述中的几个问题
正负逻辑问题
正逻辑
高电平用逻辑1表示，低电平用逻辑0表示
负逻辑
反之
不论用什么逻辑表示，电路输入与输出的电平关系是不变的
正负逻辑的等效变换
与非—或非
与—或
非—非
基本逻辑门等效符号及其应用
基本逻辑门等效符号
与
或
实质是摩根定理和反演律的应用
对逻辑门进行变换，化简电路
减少门的种类，提高工作速度
逻辑门等效符号强调低电平有效
逻辑门电路使用中的几个基本问题
用Verilog HDL描述CMOS门电路
组合逻辑电路分析
组合逻辑电路的定义
对于一个逻辑电路，其输出状态在任何时刻只取决于同一时刻的输入状态，而与电路原来的状态无关
没有反馈延迟通路
不含有记忆功能的元件
组合逻辑电路的分析方法
写出逻辑函数表达式
将表达式化到最简
列出真值表
根据真值表和最简逻辑表达式分析电路的功能
主要类别
子主题
组合逻辑电路的设计
组合逻辑电路的设计过程
明确实际功能（逻辑，输入，输出，符号）
根据逻辑功能列出真值表
由真值表写出逻辑表达式
化简逻辑表达式
画出电路图
组合逻辑电路的优化实现
目的是使电路中的成本最低
成本
总的逻辑门数量加上所有逻辑门的输入端数表示
单输出电路
与非和或非门相对于与门和或门所用的三极管更少，速度更快
实际中多使用与非门和或非门
多输出电路
使不同输出逻辑表达式相同项尽可能多，共用以降低门的数量
多级逻辑电路
提取公因子
减少每个门的扇入数，使电路可实现
函数分解
增加级数，减少扇入数
级数增加，可能会使总延时数增加
组合逻辑电路中的竞争-冒险
在一定条件下，当一个逻辑门的两个输入端信号同时向反方向变化，而变化时间有差异的现象
这两种情况
由“竞争”产生输出干扰脉冲的现象称为“冒险”
消去竞争-冒险的方法
发现并消去互补项
增加乘积项以避免互补项相加
就是吸收律的逆，就是直接把不同项抄上去
输出端并联电容器
常用组合逻辑电路模块
编码器
编码
用一个二进制代码表示特定含义的信息
具有编码功能的逻辑电路
2ⁿ个输入和n位二进制码输出相对应
Ix对应十进制为x的n为二进制码输出
普通编码器
任何时刻只有一个输入为有效输入
优先编码器
一般高位优先编码
高优先级输入有效值时，低优先级输入都为无关项
多级编码器级联扩展
输入使能端（EI）
input
相当于输入开关
输出使能端（EO）
开关开启但无输入时为1，否则为0
工作状态标志（GS）
开关开启有输入时为1
用8-3线编码器组成16-4编码器
译码器/数据分配器
把特定的二进制码转换为对应的输出信号，编码的逆过程
二进制译码器
2-4线编码器（低电平有效）
E非 为使能端，低电平有效
输入对应的十进制序列为零
3-8线译码器
使能输入端E1非，E2非，E3
当且仅当E1非，E2非，E3为0，0，1时，输入有效，否则输出全为1
一个2-4线和四个3-8线译码器构成5-32线译码器
二-十进制译码器
二进制输入为为零到九有效，其他输出全为一
七段显示译码器
低电平有效驱动共阳极
高电平有效驱动共阴极
数据分配器
输入地址对应的输出端的信号与D相同
数据选择器
把多路数据中的某一路数据传输到公共数据线上
选择输入端（Si）
决定输出哪个地址的信号
二选一数据选择器
四选一数据选择器
两个二选一构成
理论上可以无效叠加
由2-4线译码器构成
用数据选择器实现逻辑函数
简单逻辑函数的实现
直接的方法是把逻辑表达式化成最小项，再通过推导求解
使用n位数据选择器
当变量数不大于n
变量接选择输入端，输入端接0，1
变量数大于n
多余变量接输入端搭配
采用香农定理分解逻辑函数后实现
对二选一数据选择器好用
可多次分解
用数据选择器查找表LUT
用数据选择器构成移位器
在信号传输系统的运用
数值比较器
一位数值比较器
有三个输出，对应三个情况，属于哪种情况相应输出为1
两位数值比较器
四位数值比较器模块及拓展
算数运算电路
半加器和全加器
半加器
只考虑相加，没考虑进位
S表示和数，C表示进位数
全加器
考虑进位
多位数加法器
串行进位加法器
超前进位加法器
加法器的层次化拓展
减法运算
组合逻辑的可编程电路实现
PLD电路表示、编程技术及分类
PLD的电路表示
基本门电路的表示方式
连接方式
编程连接技术
浮栅MOS管编程原理简介
PLD的分类
组合逻辑电路的PLD实现
可编程逻辑阵列PLA
可编程阵列逻辑PAL
中心主题
锁存器与触发器
基本双稳态电路
一旦进入其中一种状态，就能保持长期不变的电路单元电路
是各种锁存器，触发器储存单元的基础
SR锁存器
基本SR锁存器
用或非门构成的SR锁存器
低电平保持
置位端输入高电平输出置位状态
复位端输入高电平输出复位状态
高电平无效
注意管脚位置
端口状态
Q＝0，Q非＝1（0状态或复位状态）
Q＝1，Q非＝0（1状态或置位状态）
S 置位端（置1端）
R 复位端（置0端）
用与非门构成的SR锁存器
类似
基本SR锁存器的应用
去抖动电路
门控SR锁存器
门控SR锁存器的逻辑功能
加上一对与门和一个控制端（相当于使能端）
E输入高电平有效
用与非门构成的门控SR锁存器
D锁存器
D锁存器的电路结构
传输门控D锁存器（透明锁存器）
当E＝1，Q＝D。当E＝0，Q保持原来不变
逻辑门控D锁存器
加入非门以保证S，R不同时为1
逻辑功能和传输门控D锁存器完全相同
D锁存器集成电路
D锁存器的动态特性
D触发器
主从D触发器
具有清零和置数输入的主从D触发器
具有使能控制的主从D触发器
其他结构的D触发器
D触发器的动态特性
触发器的逻辑功能
JK触发器
T触发器
SR触发器
D触发器逻辑功能转换
用Verilog HDL描述锁存器和触发器
