导图社区 嵌入式系统设计师考试
关于时序逻辑电路的相关知识思维导图,理顺主要概念与各个时序逻辑电路的特点。
编辑于2019-08-24 13:47:45时序逻辑电路
时钟信号
定义
指有固定周期并与运行无关的信号量
组成
高电平
低电平
时序逻辑的基础
时钟频率
时钟周期的倒数
制约条件
同步
指在有信号延发生时刻,希望写入单元的数据也有效
数据有效:指数据量比较稳定(不发生改变),并且只有当输入发生变化时数值才会发生变化
触发器
按时钟划分
电位触发
同步控制信号E为1或0时,触发器接受输入数据,此时输入数据D的任何变化都会在输出Q端得到反映;当E为非约定电平时,触发器的状态保持不变
锁存器
优点:结构简单。计算机中常用组成暂存器。
边沿触发(延时触发器)
时钟脉冲CP的某一约定跳变(正或负跳变)来到时的输入数据。
D触发器:正边沿触发器
优点:很强的抗数据端干扰的能力。可以用来组成寄存器,还可以用来组成计数器和移位寄存器等。
主-从触发
按功能划分
R-S型
D型
J-K型
计数器
组成
各种触发器
逻辑门电路
功能
用来累计输入脉冲的个数(基本)
定时
分频
分类
触发器的状态转换所需的CP脉冲是否统一
同步计数器
特点
各个触发器的输入均来自同一个计数输入脉冲
各级触发器在计数脉冲的作用下同时翻转(既并行进位)
又称并行计数器
优点
速度可以得到提高
缺点
由于需要把计数脉冲脉冲同时送到各个触发器的CP端,因此要求产生计数脉冲的电路具有较大的负载能力
异步计数器
特点
没有共工的时钟脉冲
除了第一级外,每级触发器都是由前一级的输出信号触发的
又称串行计数器
缺点
延时
计数器的总的延迟时间是各级触发器延迟时间之和,进位信号的传递时间限制了计数器的工作速度
毛刺
由于各级触发器不是在同一时间翻转,因此各触发器输出之间存在着“偏移”,若对计数器输出进行译码,译码器输出就会出现“毛刺”,且计数器的倍数越多,偏移越大,“毛刺“越宽,可能会引起错误
计数值增减
加法(递增)计数器
减法(递减)计数器
可逆(可递增也可递减)计数器
计数基数
二进制计数器
十进制计数器
模
一次循环所包含的状态总数
移位寄存器
定义
在时钟信号控制下,将所寄存的信息向左或向右移位的寄存器
分类
移动方向
单向(左移或右移)
双向
信息输入/输出方式
串行输入-串行输出
串行输入-并行输出
并行输入-串行输出
寄存器
用途
接受信息、寄存信息或传送信息
输入输出方式
并行(输入输出)
组成
多个触发器(一个触发器只能寄存一位二进制代码)
门电路(构成控制电路,以保证信息的正确接受、发送和清除)
数字电路
组合逻辑电路
任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关
门电路组成,无记忆元件,无法实现反馈
常见电路
编码器
译码器
加法器
数据选择器
时序逻辑电路
指电路任一时刻的输出不仅与该时刻的输入有关,而且还与该时刻电路的状态有关。(必须包含记忆元件)
触发器是构成时序逻辑电路的基础。
常用的时序逻辑电路
寄存器
计数器